用于finfet器件的結(jié)構(gòu)和方法
【專利說(shuō)明】
[0001] 交叉引用
[0002] 本申請(qǐng)要求2014年4月25日提交的美國(guó)臨時(shí)專利申請(qǐng)第61/984, 475號(hào)的優(yōu)先 權(quán)，其全部?jī)?nèi)容結(jié)合于此作為參考。
[0003] 相關(guān)申請(qǐng)
[0004] 本申請(qǐng)與2013年1月14日提交的標(biāo)題為"Semiconductor Device and Fabricating the Same"的美國(guó)專利申請(qǐng)第13/740, 373號(hào)、2013年5月24日提交的標(biāo)題為 "FinFET Device and Method of Fabricating the Same" 的美國(guó)專利申請(qǐng)第 13/902, 322 號(hào)、2013年7月3日提交的標(biāo)題為"Fin Structure of Semiconductor Device"的美國(guó)專 利申請(qǐng)第13/934, 992號(hào)以及2014年I月15日提交的標(biāo)題為"Semiconductor Device and Formation Thereof"的美國(guó)專利申請(qǐng)第14/155, 793號(hào)相關(guān)，其全部?jī)?nèi)容結(jié)合于此作為參 考。
技術(shù)領(lǐng)域
[0005] 本發(fā)明總體涉及半導(dǎo)體領(lǐng)域，更具體地，涉及FinFET器件。
【背景技術(shù)】
[0006] 半導(dǎo)體集成電路（IC)工業(yè)已經(jīng)經(jīng)歷了指數(shù)型增長(zhǎng)。IC材料和設(shè)計(jì)中的技術(shù)進(jìn)步 產(chǎn)生了多代1C，其中每一代都具有比前一代更小且更復(fù)雜的電路。在IC的演化過(guò)程中，功 能密度（即，每芯片面積的互連器件的數(shù)量）普遍增加，而幾何尺寸（即，使用制造工藝可 制造的最小部件（或線））減小。這種按比例縮小的工藝通常通過(guò)提高生產(chǎn)效率和降低相 關(guān)成本來(lái)提供益處。
[0007] 這種按比例縮小還增加了處理和制造 IC的復(fù)雜度，并且為了實(shí)現(xiàn)這些進(jìn)步，需 要IC處理和制造中的類似發(fā)展。例如，已經(jīng)引入三維晶體管（諸如，鰭式場(chǎng)效應(yīng)晶體管 (FinFET))來(lái)代替平面晶體管。盡管現(xiàn)有的FinFET器件及制造 FinFET器件的方法通常足 以滿足它們的預(yù)期目的，但是它們并不是在所有方面都完全令人滿意。

【發(fā)明內(nèi)容】

[0008] 根據(jù)本發(fā)明的一個(gè)方面，提供了一種鰭式場(chǎng)效應(yīng)晶體管（FinFET)器件，包括：襯 底，具有第一柵極區(qū)域；第一鰭結(jié)構(gòu)，位于第一柵極區(qū)域中的襯底上方，第一鰭結(jié)構(gòu)包括： 上部半導(dǎo)體材料構(gòu)件；下部半導(dǎo)體材料構(gòu)件，被氧化物部件環(huán)繞；和襯層，包裹在下部半導(dǎo) 體材料構(gòu)件的氧化物部件周圍，并且向上延伸以包裹在上部半導(dǎo)體材料構(gòu)件的下部周圍； 以及介電層，與上部半導(dǎo)體材料構(gòu)件的下部橫向鄰近，其中，上部半導(dǎo)體材料構(gòu)件包括既不 與介電層橫向鄰近也不被襯層包裹的中部。
[0009] 優(yōu)選地，該器件還包括：第一高k/金屬柵疊件，包裹在上部半導(dǎo)體材料構(gòu)件上方， 包括包裹在上部半導(dǎo)體材料構(gòu)件的中部上方。
[0010] 優(yōu)選地，襯層包括選自由氮化硅、氮氧化硅和氧化鋁組成的組的一種或多種材料。
[0011] 優(yōu)選地，介電層的頂面以一距離位于襯層的頂面之上，該距離在約3nm至約IOnm 的范圍內(nèi)；以及介電層的頂面以一距離位于下部半導(dǎo)體材料構(gòu)件的頂面之上，該距離在約 5nm至約20nm的范圍內(nèi)。
[0012] 優(yōu)選地，襯層通過(guò)原子層沉積（ALD)來(lái)沉積，襯層的厚度在約20A至約60A的范 圍內(nèi)。
[0013] 優(yōu)選地，上部半導(dǎo)體材料構(gòu)件包括外延硅（Si);下部半導(dǎo)體材料構(gòu)件包括外延硅 鍺（SiGe);以及氧化物部件包括氧化硅鍺（SiGeO)。
[0014] 優(yōu)選地，襯層包括：第一層，包裹在下部半導(dǎo)體材料構(gòu)件的氧化物部件周圍并且向 上延伸以包裹在上部半導(dǎo)體材料構(gòu)件的下部周圍；以及第二層，包裹在第一層上方。
[0015] 優(yōu)選地，第一層包括選自由硅和氮氧化硅組成的組的一種或多種材料；第二層 包括選自由氮化硅、氮氧化硅和氧化鋁組成的組的一種或多種材料；第一層的厚度在約 10 Λ至約30A的范圍內(nèi)；第二層的厚度在約:2〇A至約60A的范圍內(nèi)；第一層的頂面位 于介電層的頂面下方或者與介電層的頂面處于同一水平面；以及第二層的頂面以一距離位 于介電層的頂面下方，該距離在約3nm至約IOnm的范圍內(nèi)。
[0016] 優(yōu)選地，該器件還包括：第二鰭結(jié)構(gòu)，位于第二柵極區(qū)域中的襯底上方，第二鰭結(jié) 構(gòu)包括：上部半導(dǎo)體材料構(gòu)件；中間半導(dǎo)體材料構(gòu)件；和下部半導(dǎo)體材料構(gòu)件；襯層，包裹 在下部半導(dǎo)體材料構(gòu)件周圍，并且向上延伸以包裹中間半導(dǎo)體材料構(gòu)件的下部周圍；介電 層，與中間半導(dǎo)體材料構(gòu)件的中部橫向鄰近，其中，中間半導(dǎo)體材料構(gòu)件包括既不與介電層 橫向鄰近也不被襯層包裹的上部；以及第二高k/金屬柵疊層，位于襯底上方，包裹在第二 柵極區(qū)域中的上部半導(dǎo)體材料構(gòu)件以及中間半導(dǎo)體材料構(gòu)件的上部上方。
[0017] 優(yōu)選地，上部半導(dǎo)體材料構(gòu)件包括外延硅鍺（SiGe);中間半導(dǎo)體材料構(gòu)件包括外 延娃（Si);以及下部半導(dǎo)體材料構(gòu)件包括外延SiGe。
[0018] 優(yōu)選地，該器件還包括：第一源極和漏極（S/D)區(qū)域，被襯底上方的第一柵極區(qū)域 分隔開；第一鰭結(jié)構(gòu)，在第一 S/D區(qū)域中具有凹進(jìn)的上部半導(dǎo)體材料構(gòu)件；以及第一源極/ 漏極部件，位于凹進(jìn)的上部半導(dǎo)體材料構(gòu)件的頂部上。
[0019] 優(yōu)選地，該器件還包括：第一源極和漏極（S/D)區(qū)域，被襯底上方的第二柵極區(qū)域 分隔開；第二鰭結(jié)構(gòu)，在第二S/D區(qū)域中具有凹進(jìn)的上部半導(dǎo)體材料構(gòu)件；以及第二源極/ 漏極部件，位于凹進(jìn)的上部半導(dǎo)體材料構(gòu)件的頂部上。
[0020] 根據(jù)本發(fā)明的另一方面，提供了一種鰭式場(chǎng)效應(yīng)晶體管（FinFET)器件，包括：襯 底，具有η型鰭式場(chǎng)效應(yīng)晶體管（NFET)區(qū)域和p型鰭式場(chǎng)效應(yīng)晶體管（PFET)區(qū)域；第一鰭 結(jié)構(gòu)，位于NFET區(qū)域中的襯底上方，第一鰭結(jié)構(gòu)包括：外延硅（Si)層，作為第一鰭結(jié)構(gòu)的上 部；和外延硅鍺（SiGe)，并且氧化硅鍺（SiGeO)部件位于外延SiGe的外層處，以作為第一 鰭結(jié)構(gòu)的下部；襯層，包裹在SiGeO部件周圍，并且向上延伸以包裹在Si層的下部周圍；以 及介電層，與Si層的下部橫向鄰近，其中，上部Si層包括既不與介電層橫向鄰近也不被襯 層包裹的中部，第二鰭結(jié)構(gòu)，位于PFET區(qū)域中的襯底上方，第二鰭結(jié)構(gòu)包括：外延SiGe層， 作為第二鰭結(jié)構(gòu)的上部；外延Si，作為第二鰭結(jié)構(gòu)的中部的；和另一外延SiGe層，作為第二 鰭結(jié)構(gòu)的底部；襯層，包裹在下部SiGe層周圍，并且向上延伸以包裹在中部Si層的下部周 圍；以及介電層，與中部Si層的上部橫向鄰近，其中，上部SiGe層既不與介電層橫向鄰近也 不被襯層包裹。
[0021] 優(yōu)選地，襯層包括選自由氮化硅、氮氧化硅和氧化鋁所組成的組的一種或多種材 料。
[0022] 優(yōu)選地，襯層通過(guò)原子層沉積（ALD)沉積，襯層的厚度在約20 A至約60人的范圍 內(nèi)。
[0023] 優(yōu)選地，介電層的頂面以一距離位于襯層的頂面之上，該距離在約3nm至約IOnm 的范圍內(nèi)；以及介電層的頂面以一距離位于下部SiGe層的頂面之上，該距離在約5nm至約 20nm的范圍內(nèi)。
[0024] 優(yōu)選地，該器件還包括：第一柵極區(qū)域，位于第一鰭結(jié)構(gòu)的一部分中；第一高k/金 屬柵疊層，位于襯底上方，包裹在第一鰭結(jié)構(gòu)的上部Si層的一部分上方；第一源極和漏極 (S/D)區(qū)域，被襯底上方的第一柵極區(qū)域分隔開；第一源極/漏極部件，位于第一 S/D區(qū)域 中的凹進(jìn)的上部Si層的頂部上；第二柵極區(qū)域，位于第二鰭結(jié)構(gòu)的一部分中；第二高k/金 屬柵疊層，位于襯底上方，包裹在第二鰭結(jié)構(gòu)的上部SiGe層以及中部Si層的一部分上方； 第二S/D區(qū)域，被襯底上方的第二柵極區(qū)域分隔開；以及第二源極/漏極部件，位于凹進(jìn)的 上部SiGe層的頂部上。
[0025] 根據(jù)本發(fā)明的又一方面，提供了一種方法，包括：提供襯底，襯底具有η型鰭式場(chǎng) 效應(yīng)晶體管（NFET)區(qū)域和ρ型鰭式場(chǎng)效應(yīng)晶體管（PFET)區(qū)域；在NFET區(qū)域和PFET區(qū)域 中形成第一鰭結(jié)構(gòu)，第一鰭結(jié)構(gòu)包括：第一外延半導(dǎo)體材料層，作為第一鰭結(jié)構(gòu)的上部；第 二外延半導(dǎo)體材料層，半導(dǎo)體氧化物部件位于第二外延半導(dǎo)體材料層的外層處，以作為第 一鰭結(jié)構(gòu)的中部；和第三外延半導(dǎo)體材料層，作為第一鰭結(jié)構(gòu)的下部；以及在NFET區(qū)域和 PFET區(qū)域上方形成圖案化氧化硬掩模（OHM)，以暴露NFET區(qū)域的第一柵極區(qū)域中的第一鰭 結(jié)構(gòu)；施加退火，以在第一柵極區(qū)域中的第一鰭結(jié)構(gòu)中的第二外延半導(dǎo)體材料層的外層處 形成半導(dǎo)體氧化物部件；形成分別包裹在NFET區(qū)域和PFET區(qū)域中的第一鰭結(jié)構(gòu)上方的襯 層；在第一鰭結(jié)構(gòu)之間沉積介電層；在用硬掩模層覆蓋NFET區(qū)域之后，使PFET區(qū)域中的襯 層凹進(jìn)；在用硬掩模層覆蓋NFET區(qū)域的同時(shí)，在PFET區(qū)域中形成第二鰭結(jié)構(gòu)；在去除硬掩 模層之后，使NFET區(qū)域中的襯層凹進(jìn)；以及使NFET區(qū)域和PFET區(qū)域中的介電層都凹進(jìn)。
[0026] 優(yōu)選地，該方法還包括：在第一柵極區(qū)域和第二鰭結(jié)構(gòu)中的第二柵極區(qū)域中形成 偽柵極；在NFET的第一鰭結(jié)構(gòu)中的第一 S/D區(qū)域中形成第一源極/漏極（S/D)部件；在 PFET的第二鰭結(jié)構(gòu)中的第二S/D區(qū)域中形成第二S/D部件；在NFET區(qū)域中用第一高k/ 金屬柵極（HK/MG)代替?zhèn)螙艠O，包裹在第一柵極區(qū)域中的第一鰭結(jié)構(gòu)的上部上方；以及在 PFET區(qū)域中用第二HK/MG代替?zhèn)螙艠O，包裹在第二柵極區(qū)域中的第二鰭結(jié)構(gòu)的上部上方。
[0027] 優(yōu)選地，該方法還包括：控制襯層的凹進(jìn)，使得襯層的頂面以第一距離位于第二外 延半導(dǎo)體材料層之上；以及控制介電層的凹進(jìn)，使得介電層的頂面以第二距離位于第二外 延半導(dǎo)體材料層之上，第二距離大于第一距離。
【附圖說(shuō)明】
[0028] 當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)以下詳細(xì)的描述可最佳理解本發(fā)明的各方面。應(yīng)該 注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，圖中的各個(gè)部件沒(méi)有按比例繪制。事實(shí)上，為了討論的清楚， 各個(gè)部件的尺寸可以任意地增大或減小。
[0029] 圖1是根據(jù)一些實(shí)施例的用于制造 FinFET器件的示例性方法的流程圖。
[0030] 圖2A是根據(jù)一些實(shí)施