，第二區(qū)域314中的第一鰭結(jié)構(gòu)220(具有 第二半導(dǎo)體氧化物部件324)被稱為第二鰭結(jié)構(gòu)320。因此，第二鰭結(jié)構(gòu)320具有作為其上 部的第三半導(dǎo)體材料層216、作為其中部的第二半導(dǎo)體材料層214(第二半導(dǎo)體氧化物部件 324位于第二半導(dǎo)體材料層214的外層）、以及作為其底部的第一半導(dǎo)體材料層。
[0062] 在本實施例中，熱氧化工藝受到控制，使得第二半導(dǎo)體材料層214比第一和第三 半導(dǎo)體材料層212和216都氧化得快得多。換句話說，與第二半導(dǎo)體氧化物部件324相比， 第一和第三半導(dǎo)體氧化物部件322和326非常薄。作為實例，在約400°C至約600°C范圍內(nèi) 的溫度以及在約Iatm至約20atm的壓力下，在H 2O反應(yīng)氣體中執(zhí)行對FinFET器件200的 熱氧化工藝。在氧化工藝之后，執(zhí)行清潔工藝以去除第一和第三半導(dǎo)體氧化物部件322和 326。可使用稀釋氫氟酸（DHF)來執(zhí)行清潔工藝。
[0063] 在本實例中，第二半導(dǎo)體氧化物部件324在垂直方向上延伸，其中從第二半導(dǎo)體 材料層214的頂面到底面的水平尺寸是變化的。在本實例中，第二半導(dǎo)體氧化物部件324 的水平尺寸達(dá)到其最大值（被稱為第一寬度w2)，并且在接近第二半導(dǎo)體氧化物部件324的 頂面和底面時減小到幾乎為零，從而產(chǎn)生截面圖中的橄欖形。通過調(diào)整熱氧化工藝、選擇第 二半導(dǎo)體材料層214的組成和厚度以及調(diào)整氧化溫度，實現(xiàn)第二半導(dǎo)體氧化物部件324的 目標(biāo)第二寬度W 2，這對第一鰭220中的第三半導(dǎo)體材料層216施加足夠的應(yīng)力，其中位于柵 極區(qū)域下面的柵極溝道將被限定在第三半導(dǎo)體材料層216中，這將在后面進(jìn)行描述。
[0064] 在一個實施例中，第二半導(dǎo)體材料層214包括硅鍺（SiGex1)，而第一和第三半導(dǎo)體 材料層212和216包括硅（Si)。下標(biāo)X 1是原子百分比形式的第一 Ge組分，并且其可以被調(diào) 整以滿足預(yù)定的體積膨脹目標(biāo)。在一個實施例中，X1選擇為在約20%至約80%的范圍內(nèi)。 通過熱氧化工藝來氧化214的外層，從而形成氧化娃鍺（SiGeO)部件324。SiGeO 部件324的第二寬度W2在約3nm至約IOnm的范圍內(nèi)。SiGex丨層214的中心部分變?yōu)榈诙?Ge組成x2, X2遠(yuǎn)高于X i。中心部分的SiGexJ^尺寸和形狀隨著諸如熱氧化溫度和時間的 工藝條件而變化。而且，中心部分的第二Ge組成X2高于其他部分，諸如，頂部、底部、左側(cè) 部和右側(cè)部。
[0065] 參照圖1以及圖6A至圖6B，方法100進(jìn)行至步驟110,沉積襯層405以共形地包 裹在NFET器件200A和PFET器件200B中的第一鰭結(jié)構(gòu)220以及第二鰭結(jié)構(gòu)320上方。首 先，通過蝕刻工藝（諸如選擇性濕蝕刻）去除圖案化OHM層310。在本實施例中，襯層405 包括氮化硅、氮氧化硅、氧化鋁或其他合適的材料。襯層405具有在約沒）|至約6〇羞范圍 內(nèi)的第一厚度。在本實施例中，通過ALD沉積襯層405,以實現(xiàn)包裹在第一鰭結(jié)構(gòu)220上方 的足夠的膜覆蓋度。可選地，可通過CVD、物理汽相沉積（PVD)或其他合適的技術(shù)沉積襯層 405。在一個實施例中，襯層405由兩層形成，第一層402和沉積在第一層404上方的第二層 404(未示出）。第一層402可包括Si和氮氧化娃，而第二層404可包括氮化娃和氧化鋁。 第一層402具有在約至約人范圍內(nèi)的第二厚度，而第二層404具有在約人至 約60人范圍內(nèi)的第三厚度。在本實施例中，襯層405設(shè)計為防止第二半導(dǎo)體材料層214在 下續(xù)或后續(xù)工藝中被氧化的緩沖層以及防止第二半導(dǎo)體材料層214的向外擴(kuò)散的阻擋層， 這將在下面進(jìn)行詳細(xì)描述。
[0066] 參照圖1以及圖7A至圖7B，方法100進(jìn)行至步驟112,在NFET器件200A和PFET 器件200B中，在襯底210上方沉積介電層410,包括填充到溝槽230中。介電層410可包 括氧化硅、氮化硅、氮氧化硅、旋涂玻璃、旋涂聚合物或其他合適的材料或它們的組合。介電 層410可通過CVD、物理汽相沉積（PVD)、ALD、熱氧化、旋涂或其他合適的技術(shù)或它們的組合 來沉積。如前所述，使襯層405覆蓋第一鰭結(jié)構(gòu)220和第二鰭結(jié)構(gòu)320,這對在形成介電層 410期間（諸如，在介電層410的熱固化工藝中）所引發(fā)的不利影響提供了緩沖。
[0067] 還參照圖1以及圖7A至圖7B，方法100進(jìn)行至步驟114,在襯底210上方形成圖 案化HM層415以覆蓋NFET 200A但不覆蓋PFET 200B。圖案化HM層415可包括氮化硅、氮 氧化硅、碳化硅或任何其他合適的介電材料。圖案化HM層415可類似于步驟106中形成圖 案化OHM層310而形成。
[0068] 參照圖1和圖8A，方法100進(jìn)行至步驟116,使PFET 200B中的第一鰭結(jié)構(gòu)220中 的襯層405和第三半導(dǎo)體材料層216凹進(jìn)，而NFET 200A被圖案化HM層415所保護(hù)。通過 合適的蝕刻工藝（諸如選擇性濕蝕刻、選擇性干蝕刻或它們的組合）使襯層405和第三半 導(dǎo)體材料層216凹進(jìn)?？蛇x地，通過形成在PFET 200B上方的圖案化光刻膠層使襯層405和 第三半導(dǎo)體材料層216凹進(jìn)。在本實施例中，控制凹進(jìn)工藝以使得剩余襯層405的頂面位 于剩余第三半導(dǎo)體材料層216的下方但以第一距離山位于第二半導(dǎo)體材料層214之上。如 前所述，第一距離Cl 1被設(shè)計為足以阻止第二半導(dǎo)體材料214沿著介電層410與第三半導(dǎo)體 材料層216的交界面412向上外擴(kuò)散到第一鰭結(jié)構(gòu)的上部，柵極溝道稍后將形成在第一鰭 結(jié)構(gòu)的上部。例如，第一距離山足以阻止SiGe層214中的Ge沿著介電層410與Si層216 的交界面412向上外擴(kuò)散。在一個實施例中，第一距離Cl 1在約2nm至約IOnm的范圍內(nèi)。
[0069] 在另一實施例中，如圖8B所示，其中襯層由第一層402和第二層404形成，使第一 層402凹進(jìn)以使剩余第一層402的頂面以第二距離(1 2位于第二半導(dǎo)體材料層214之上，并 且使第二層404凹進(jìn)以使剩余第二層404的頂面以第一距離山位于第二半導(dǎo)體材料層214 之上。第二距離d 2大于第一距離d i。在一個實施例中，第二距離d2在約5nn至約20nm的 范圍內(nèi)。襯層的雙層將進(jìn)一步阻止第二半導(dǎo)體材料層214沿著介電層410與第三半導(dǎo)體材 料層216的交界面412的向外擴(kuò)散。
[0070] 參照圖1、圖8A和圖9,方法100進(jìn)行至步驟118,在凹進(jìn)的第三半導(dǎo)體材料層216 上方形成第四半導(dǎo)體材料層430,以在PFET器件200B中形成第三鰭結(jié)構(gòu)440,而NFET 200A 被圖案化HM層415所保護(hù)。第四半導(dǎo)體材料層430可通過外延生長沉積。外延工藝可包括 CVD沉積技術(shù)、分子束外延和/或其他合適的工藝。第四半導(dǎo)體材料層430可包括鍺（Ge)、 硅（Si)、砷化鎵（GaAs)、砷化鋁鎵（AlGaAs)、硅鍺（SiGe)、磷砷化鎵（GaAsP)或其他合適的 材料。在本實施例中，第四半導(dǎo)體材料層430為SiGe。因此，第三鰭結(jié)構(gòu)440形成為具有作 為其上部的第四半導(dǎo)體材料層430、作為其中上部的第三半導(dǎo)體材料層216、作為其中下部 的第二半導(dǎo)體材料層214以及作為其底部的第一半導(dǎo)體材料層212。
[0071] 此后可以執(zhí)行CMP工藝以去除過量的第四半導(dǎo)體材料層430并對PFET 200B的頂 面進(jìn)行平坦化。通過適當(dāng)?shù)奈g刻工藝（諸如濕蝕刻、干蝕刻或它們的組合）去除NFET 200A 中的HM層415。
[0072] 參照圖1以及圖IOA至圖10E，方法進(jìn)行至步驟120,使NFET器件200A中的襯層 405凹進(jìn)并且使NFET器件200A和PFET器件200B中的介電層凹進(jìn)。首先，通過適當(dāng)?shù)奈g刻 工藝（諸如，選擇性濕蝕刻或選擇性干蝕刻）從NFET器件200A去除圖案化HM層415。然 后，通過適當(dāng)?shù)奈g刻工藝（諸如，選擇性濕蝕刻、選擇性干蝕刻或它們的組合）使襯層405 凹進(jìn)。在本實施例中，控制凹進(jìn)工藝以使剩余襯層405的頂面位于剩余第三半導(dǎo)體材料層 216的下方但以第一距離山位于第二半導(dǎo)體材料層214之上。在襯層由第一層402和第二 層404形成的另一實施例中，使第一層402凹進(jìn)以使剩余第一層402的頂面以第二距離d 2 位于第二半導(dǎo)體材料層214之上。
[0073] 然后，使NFET器件200A和PFET器件200B中的介電層410凹進(jìn)，以暴露第一鰭結(jié) 構(gòu)220 (NFET器件200A中）的上部和第三鰭結(jié)構(gòu)（PFET器件200B中）的上部。在本實施 例中，控制凹進(jìn)工藝，以使凹進(jìn)的介電層410的頂面以第三距離(1 3位于襯層405的頂面之 上。在本實施例中，第三距離(13被設(shè)計為足以保持襯層405遠(yuǎn)離第一、第二和第三鰭結(jié)構(gòu) 的上部（柵極區(qū)域?qū)⑿纬稍诘谝?、第二和第三鰭結(jié)構(gòu)的上部中），從而避免襯層405對柵極 區(qū)域的不利影響，諸如襯層405中的固定電荷。在一個實施例中，第三距離d3在約3nm到 約IOnm的范圍內(nèi)?？蛇x地，在襯層由第一襯層402和第二襯層404形成的情況下，凹進(jìn)的 介電層410的頂面以第三距離d 3位于第二層404的頂面之上。第一層402的頂面與凹進(jìn) 的介電層410的頂面處于同一水平面或位于其下方。
[0074] 在一個實施例中，溝槽230中的凹進(jìn)的介電層410形成淺溝槽隔離（STI)部件。
[0075] 還參照圖IOA和圖10B，在一些實施例中，第一、第二和第三鰭結(jié)構(gòu)220、320和440 包括源極/漏極（S/D)區(qū)域450和柵極區(qū)域460。在又一實施例中，S/D區(qū)域450的一個 為源極區(qū)域，而S/D區(qū)域450的另一個為漏極區(qū)域。S/D區(qū)域450通過柵極區(qū)域460分隔 開。為了更好地進(jìn)行描述，NFET器件200A中的S/D區(qū)域和柵極區(qū)域被稱為第一 S/D區(qū)域 450A和第一柵極區(qū)域460A ;而PFET器件200B中的S/D區(qū)域和柵極區(qū)域被稱為第二S/D區(qū) 域450B和第二柵極區(qū)域460B。
[0076] 在一個實施例中，第一 S/D區(qū)域450A位于第一鰭結(jié)構(gòu)220的一部分中，被位于部 分第二鰭結(jié)構(gòu)320中的第一柵極區(qū)域460分隔開。在PFET器件200B中，第三鰭結(jié)構(gòu)440 包括被第二柵極區(qū)域460B分隔開的第二S/D區(qū)域450B。