非揮發(fā)性內(nèi)存元件的制作方法及非揮發(fā)性內(nèi)存元件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種非揮發(fā)性內(nèi)存元件及其制作方法，特別是一種利用抹除閘極(EG)及選擇閘極(SG)形成鑲嵌溝槽，以制作浮動閘極(FG)。
【背景技術(shù)】
[0002]分離式閘極非揮發(fā)性內(nèi)存元件，已經(jīng)廣泛用于在獨立及嵌入式非揮發(fā)性應(yīng)用中。因為它具有較小扇區(qū)清除及電路設(shè)計容易支持的特性，目前在愈益壯大及競爭嚴峻之嵌入式非揮發(fā)性IC產(chǎn)業(yè)，像是應(yīng)用在微控制器MCU及智能卡(smartcard)，分離式閘極非揮發(fā)性已經(jīng)越來越重要。
[0003]市面上分離式閘極非揮發(fā)性內(nèi)存元件技術(shù)中，如Microchip及SST公司之雙層多晶硅分離式閘極具有簡易制作技術(shù)及可靠穩(wěn)定度，故對終端用戶而言目前為最被認可的方式。在非揮發(fā)性核心中，此技術(shù)具有雙層多晶硅為作為浮動閘極之第一多晶硅及選擇閘極之第二多晶硅。然而，隨著IC裝置尺寸持續(xù)縮小，因為它用于源極擴散及浮動閘耦合之大面積特性，雙多晶硅分離式閘極不久將能滿足尺寸縮小上之需求。
[0004]藉由額外添加之多晶硅層來作為耦合閘極(如控制閘極)，由于四多晶硅分離式閘極之記憶單元尺寸縮小，使得四多晶硅分離式閘極演變越來越重要。在非揮發(fā)性核心中，此技術(shù)具有三層多晶硅作為浮動閘極之第一多晶硅、控制閘極第二多晶硅、及抹除閘極/選擇丨同極之第二多晶娃。
[0005]類似于眾所皆知堆棧-閘極非揮發(fā)性內(nèi)存元件(如ΕΤ0Χ)，首先設(shè)置浮動閘極(FG)在位線方向，然后形成控制閘極(CG)來當(dāng)作蝕刻浮動閘極(FG)之屏蔽罩。藉由第三多晶硅及回蝕刻來形成抹除閘極及選擇閘極間隔物，同時形成抹除閘極(EG)及選擇閘極(SG WL) ο因為抹除閘極(EG)及選擇閘極(SG WL)包含不同用途之不同閘極介電層，所以選擇閘極(SGWL)晶體管氧化層及抹除閘極(EG)穿隧氧化層的制程整合需仔細處理。
[0006]不幸地，在現(xiàn)存之形成分離式閘極結(jié)構(gòu)及方法中上述要求并不容易實現(xiàn)。而且，浮動閘極及選擇閘極間之絕緣介電層必須整合在可視為浮動閘極及抹除閘極間絕緣之穿隧氧化層其組成之中。這將使制程復(fù)雜化及制程彈性封閉化。最終且最關(guān)切地，現(xiàn)存四多晶硅分離式閘極制程不可避免地牽涉蝕刻，以及牽涉從用來形成抹除節(jié)點的浮動閘極多晶硅其粗糙表面的氧化層成長。假設(shè)制作中多晶硅表面及穿隧氧化層并沒有非常仔細處理，浮動閘極(FG)多晶硅之不均勻微表面結(jié)構(gòu)，將引起無法預(yù)期之穿隧氧化層可靠度問題。

【發(fā)明內(nèi)容】

[0007]鑒于上述問題，本發(fā)明提出一種非揮發(fā)性內(nèi)存元件及其制作方法，特別是一種利用抹除閘極(EG)及選擇閘極(SG)形成鑲嵌溝槽，以制作浮動閘極(FG)。
[0008]本發(fā)明又一目的，在于提供一種非揮發(fā)性內(nèi)存元件及其制作方法，在選擇閘極(SG)形成間隔物，達到浮動閘極(FG)至選擇閘極(SG)間之穩(wěn)健絕緣性。
[0009]為達上述目的，本發(fā)明揭露一種非揮發(fā)性內(nèi)存元件的制作方法，其特征在于，步驟包括:
提供一基底；
在基底上形成一基底介電層；
在基底介電層上形成一第一多晶硅層；
在基底介電層及第一多晶硅層上定義一第一圖案開口及一第二圖案開口；
在第一多晶硅層及基底介電層上形成一襯底介電層；
形成一犧牲層，填入第一多晶硅層及襯底介電層在水平方向上所形成的間隔；
去除位于第一圖案開口上的第一多晶硅層；
根據(jù)第一圖案開口進行離子布植；
形成一第一覆蓋介電層，氧化第一多晶硅層及基底介電層；
形成一第二多晶硅層，填入于第一圖案開口在基底介電層上的間隔；
在第二多晶硅層上于第一圖案開口形成一第二覆蓋介電層；
使第一覆蓋介電層、第一多晶硅層及襯底介電層的堆棧、以及第二覆蓋介電層、第二多晶硅層及襯底介電層的堆棧，分別形成二鑲嵌結(jié)構(gòu)，且在基底上二鑲嵌結(jié)構(gòu)形成一鑲嵌溝槽的間隔；
形成一第三覆蓋介電層，覆蓋二鑲嵌結(jié)構(gòu)及鑲嵌溝槽；
形成一第三多晶硅層，填入于第三覆蓋介電層所覆蓋的鑲嵌溝槽;在第三覆蓋介電層上形成一耦合介電層；
在耦合介電層上選擇性形成一第四多晶硅層；以及定義一第三圖案開口以進行離子布植。
[0010]于本發(fā)明一實施例中，于第一圖案開口上在第一多晶硅層的兩側(cè)形成一間隔物，間隔物為電性絕緣。
[0011 ]于本發(fā)明一實施例中，去除在深度方向上位于第一多晶娃層上表面的襯底介電層，使第一多晶硅層及襯底介電層，在深度方向上具有相同厚度及在水平方向上不重迭。
[0012]于本發(fā)明一實施例中，氧化位于第二圖案開口上的第一多晶硅層，及氧化增厚位于第一圖案開口上的襯底介電層。
[0013]于本發(fā)明一實施例中，填入于第一圖案開口在基底介電層上所形成的第二多晶硅層為抹除閘極(EG)。
[0014]于本發(fā)明一實施例中，去除犧牲層，根據(jù)第一圖案開口及第二圖案開口，并以在第一多晶硅層上的第一覆蓋介電層、在第二多晶硅層上之第二覆蓋介電層及襯底介電層為屏蔽，去除在水平方向上襯底介電層上所形成的犧牲層。
[0015]于本發(fā)明一實施例中，去除襯底介電層，根據(jù)所定義第一圖案開口及第二圖案開口的區(qū)域光阻為屏蔽，去除第一圖案開口及第二圖案開口以外區(qū)域所形成的襯底介電層，以及去除襯底介電層下方的襯底介電層。
[0016]于本發(fā)明一實施例中，形成第三覆蓋介電層，包括化學(xué)沉積介電層(high-temperature CVD oxide)或熱氧化層(thermal oxide)所形成的電子穿隧介電層。
[0017]于本發(fā)明一實施例中，在第一圖案開口及第二圖案開口以外區(qū)域所形成第三多晶硅層中，位于第一圖案開口及第二圖案開口之間第三多晶硅層為浮動閘極(FG)。
[0018]于本發(fā)明一實施例中，去除第三多晶硅層一部分，利用微影術(shù)在光阻上定義圖案為屏蔽，去除靠近第一多晶硅層及遠離第二多晶硅層的第三多晶硅層。
[0019]于本發(fā)明一實施例中，定義一第一介電層，包括位于基底上所形成的第三覆蓋介電層，及以位于鑲嵌溝槽下所形成的襯底介電層。
[0020]于本發(fā)明一實施例中，定義一第二介電層，包括分別位于鑲嵌溝槽之上表面及側(cè)墻所形成的第三覆蓋介電層，且第二介電層包覆抹除閘極(EG)及選擇閘極(SG)。
[0021]本發(fā)明揭露一種非揮發(fā)性內(nèi)存元件，包括一基底、一第一介電層、一第二介電層、一親合介電層以及一親合閘極一抹除閘極(EG)、一浮動閘極(FG)以及一選擇閘極(SG)。
[0022]靠近基底的表面形成一源極區(qū)以及一汲極區(qū)，源極區(qū)以及汲極區(qū)間隔一通道區(qū)。
[0023]第一介電層形成于基底上，及第一介電層上形成一抹除閘極(EG)、一選擇閘極(SG)及一浮動閘極(FG)，且在深度方向上抹除閘極(EG)位于源極區(qū)上方以及選擇閘極(SG)及浮動閘極(FG)位于通道區(qū)的投影上方。
[0024]第二介電層形成于第一介電層上，且包覆抹除閘極(EG)及選擇閘極(SG)，及浮動閘極(FG)位于相鄰第二介電層之間。
[0025]耦合介電層，凹凸起伏覆蓋于第二介電層及浮動閘極(FG)上；以及一耦合閘極(CG)，形成于耦合介電層上。
[0026]第一介電層于第一圖案開口具有一第一厚度，且第一介電層在深度方向上分別于浮動閘極(FG)的投影下方具有一第二厚度及于選擇閘極(SG)的投影下方具有一第三厚度；其中，第一厚度大于第二厚度，并且及第二厚度大于第三厚度。
[0027]于本發(fā)明一實施例中，在第二介電層及選擇閘極(SG)之間形成一第一覆蓋介電層，及在第二介電層及抹除閘極(EG)之間形成一第二覆蓋介電層，并且，第一覆蓋介電層具有一第一覆蓋厚度及第二覆蓋介電層具有一第二覆蓋厚度，及第一覆蓋厚度大于第二覆蓋厚度。
[0028]于本發(fā)明一實施例中，更包括一形成于汲極區(qū)上的位線連接，位線連接貫穿第一介電層及耦合介電層，且在深度方向上遠離基底以作為外部連接。
[0029]于本發(fā)明一實施例中，第二介電層位于抹除閘極(EG)及選擇閘極(SG)的兩側(cè)，為分別朝遠離抹除閘極(EG)及選擇閘極(SG)中心的方向所形成。
[0030]于本發(fā)明一實施例中，耦合介電層為連續(xù)凹凸起伏位于抹除閘極(EG)、浮動閘極(FG)及選擇閘極(SG)的投影上方，且在浮動閘極(FG)上形成的耦合介電層，為在深度方向上靠近第一介電層。
[0031]于本發(fā)明一實施例中，第一介電層上具有一第二圖案開口，第二圖案開口在深度方向上為用以定義選擇閘極(SG)。
[0032]于本發(fā)明一實施例中，第一介電層上具有一第三圖案開口，第三圖案開口在深度方向上為用以定義汲極區(qū)。
[0033]于本發(fā)明一實施例中，選擇閘極(SG)具有一間隔物，間隔物形成于在第二圖案