本發(fā)明涉及集成電路
技術(shù)領(lǐng)域：
，特別涉及一種芯片壓降、結(jié)構(gòu)的測試方法以及芯片改進(jìn)方法。
背景技術(shù)：
：集成電路全芯片中的所有器件都是通過電源網(wǎng)格得到其所需的供電電壓的，在電流傳輸過程中，由于電源網(wǎng)格材料的電阻的存在，電流流經(jīng)電源網(wǎng)絡(luò)時會電源網(wǎng)格會消耗電能從而給各個器件造成壓降，稱之為IRdrop，即降低各器件所接收的電壓。各器件的IRdrop會降低器件的開關(guān)速度和噪聲容限，甚至導(dǎo)致邏輯錯誤。隨著超大規(guī)模集成電路芯片的集成度和工作頻率的不斷提升，壓降給芯片的運(yùn)行造成的影響越來越大，為此，如何測試芯片的壓降，從而對芯片進(jìn)行改進(jìn)變得越來越重要?，F(xiàn)有的芯片的壓降檢測通常使用商業(yè)工具(CommercialTools)來檢測全芯片，從而獲取全芯片的IRdrop信息。但是，現(xiàn)有的芯片的壓降檢測方法過程繁瑣、周期長，費(fèi)時費(fèi)力，芯片的IRdrop信息反饋慢，從而影響芯片改進(jìn)進(jìn)度。為此，如何改進(jìn)芯片壓降的檢測方法，簡化芯片的壓降檢測工序，以提高芯片IRdrop信息反饋速度是本領(lǐng)域技術(shù)人員亟需解決的問題。技術(shù)實現(xiàn)要素：本發(fā)明技術(shù)方案所解決的技術(shù)問題是，提供一種芯片壓降、結(jié)構(gòu)的測試方法以及芯片改進(jìn)方法，以簡化芯片IRdrop檢測工序，提高芯片IRdrop信息反饋速度，并對芯片進(jìn)行改進(jìn)，提高芯片的性能。為了解決上述技術(shù)問題本發(fā)明提供的芯片壓降的測試方法。所述芯片壓降的測試方法中，所述芯片包括襯底、位于襯底上的多個功能模塊以及用于連接各功能模塊的互連線層；所述功能模塊通過所述互連線層連接外部電壓輸入端；且各功能模塊通過互連線層電連接在一起；所述芯片壓降的測試方法包括：獲取所述外部電壓輸入端與各功能模塊之間的第一等效電阻；獲取多個功能模塊兩兩之間的第二等效電阻；基于所述第一等效電阻和第二等效電阻建立所述芯片的電阻特性矩陣Mii，i為芯片中功能模塊的個數(shù)，其中第n行的元素為包括Rnm和Rnn，其中Rnm為第m個功能模塊對第n個功能模塊的電阻影響數(shù)值，Rnn為第n個功能模塊的第一等效電阻；所述Rnm＝(Rnn+Rmm+rnm)/2-rnm，其中rnm為第n個功能模塊與第m個功能模塊之間的第二等效電阻；建立各功能模塊的功耗電流的列矩陣Ni，第n行的元素為第n個功能模塊的功耗電流數(shù)值In；以所述電阻特性矩陣Mii乘所述列矩陣Ni，獲得各功能模塊對應(yīng)的壓降值?？蛇x地，所述外部電壓輸入端包括多個外部電壓管腳，所述多個功能模塊同時連接多個所述外部電壓管腳?？蛇x地，所述外部電壓輸入端為電源電壓輸入端，所述功能模塊包括電源電壓端口；所述功能模塊通過互連線層連接外部電壓輸入端包括：所述功能模塊的電源電壓端口通過所述互連線層連接所述電源電壓輸入端；各功能模塊通過互連線層電連接在一起包括：各功能模塊的電源電壓端口通過所述互連線層連接在一起；所述功能模塊還包括接地電壓端口，所述功能模塊的接地電壓端口通過所述互連線層連接外部的接地電壓輸入端?？蛇x地，所述外部電壓輸入端為接地電壓輸入端，所述功能模塊包括接地電壓端口；所述功能模塊通過互連線層連接外部電壓輸入端包括：所述功能模塊的 接地電壓端口通過所述互連線層連接所述接地電壓輸入端；各功能模塊通過互連線層電連接在一起包括：各功能模塊的接地電壓端口通過所述互連線層連接在一起；所述功能模塊還包括電源電壓端口，所述功能模塊的電源電壓端口通過所述互連線層連接外部的電源電壓輸入端。可選地，所述互連線層包括用于連接各個所述功能模塊的電源電壓端口和電源電壓輸入端的電源互連線層，以及用于連接各個所述功能模塊的接地電壓端口和接地電壓輸入端的接地互連線層；各功能模塊通過互連線層電連接在一起包括：各功能模塊的接地電壓端口通過所述接地互連線層連接在一起，且通過接地互連線層連接同一接地電壓輸入端；所述電源互連線層包括多條互不連接的電源互連線，且所述多條互不連接的電源互連線分別連接外部不同的電源電壓輸入端；所述多個功能模塊的接地電壓端口通過所述多條互不連接的電源互連線層連接不同的電源電壓輸入端。可選地，所述互連線層為包括多層互連線的多層結(jié)構(gòu)?？蛇x地，所述芯片還包括安裝在所述互連線層上的電源開關(guān)，所述電源開關(guān)位于所述功能模塊和外部電壓輸入端之間；獲取所述外部電壓輸入端與各功能模塊之間的第一等效電阻的步驟包括：同時獲取所述電源開關(guān)導(dǎo)通后的等效電阻，所述第一等效電阻包括外部電壓輸入端與各功能模塊之間的互連線層的等效電阻和電源開關(guān)的等效電阻。本發(fā)明還提供了一種芯片改進(jìn)方法，包括，通過上述的芯片壓降的測試方法獲取各功能模塊的壓降值；將各功能模塊的壓降值與各功能模塊的臨界壓降值作比對，如果壓降值大于臨界壓降值，則將該功能模塊判斷為待優(yōu)化的功能模塊；在所述芯片上形成互連結(jié)構(gòu)，用以連接所述待優(yōu)化的功能模塊和外部電壓輸入端，或是用以連接所述待優(yōu)化的功能模塊周邊的其他功能模塊和外部 電壓輸入端，降低所述待優(yōu)化的功能模塊與外部電壓輸入端之間的第一等效電阻，以降低所述待優(yōu)化的功能模塊的壓降值。可選地，形成互連結(jié)構(gòu)的步驟包括：去除部分芯片；在去除部分芯片的位置處，形成連接所述待優(yōu)化的功能模塊和外部電壓輸入端的互連結(jié)構(gòu)?？蛇x地，芯片還包括位于襯底上的介質(zhì)層內(nèi)的填充金屬，去除部分芯片的步驟包括：去除所述填充金屬?？蛇x地，所述互連線層包括多層互連線，且所述互連線層位于所述多個功能模塊上方；所述多個功能模塊層為包括多層功能模塊的多層結(jié)構(gòu)；去除部分芯片的步驟包括：去除位于最下層的互連線層與最上層的功能模塊之間的填充金屬；在所述芯片上形成互連結(jié)構(gòu)的步驟包括：在已去除填充金屬處形成互連結(jié)構(gòu)，使所述互連結(jié)構(gòu)平行于已去除填充金屬上方的互連線；在平行的互連結(jié)構(gòu)和互連線間形成導(dǎo)電插塞，以連接所述待優(yōu)化的功能模塊和外部電壓輸入端?？蛇x地，已去除填充金屬上方的互連線為所述外部電壓輸入端和待優(yōu)化的功能模塊之間的互連線。本發(fā)明又提供了一種芯片結(jié)構(gòu)的測試方法，所述芯片包括襯底、位于襯底上的多個功能模塊，以及用于連接各功能模塊的互連線層；所述功能模塊通過互連線層連接外部電壓輸入端；且各功能模塊通過互連線層電連接在一起；所述互連線層為包括多層互連線，其中，第n層互連線具有方塊電阻Rn；芯片結(jié)構(gòu)的測試方法，包括：獲取所述外部電壓輸入端與各功能模塊之間的第三等效電阻；獲取多個功能模塊兩兩之間的第四等效電阻；在獲取所述第三等效電阻和第四等效電阻的步驟中，向等效電阻獲取的工具載入第1層至第a層的互連線的方塊電阻值，并設(shè)定第a+1層至第b層互連線的方塊電阻值為0，其中，b為互連線層中的互連線數(shù)量，且b≥a＞0；基于所述第三等效電阻和第四等效電阻建立所述芯片的第一電阻特性矩陣Mii(a)，i為芯片中功能模塊的個數(shù)，其中第n行的元素為包括Rnm和Rnn，其中Rnm為第m個功能模塊對第n個功能模塊的電阻影響數(shù)值，Rnn為第n個功能模塊的第一等效電阻；所述Rnm＝(Rnn+Rmm+rnm)/2-rnm，其中rnm為第n個功能模塊與第m個功能模塊之間的第二等效電阻；獲取所述外部電壓輸入端與各功能模塊之間的第五等效電阻；獲取多個功能模塊兩兩之間的第六等效電阻；在獲取所述第五等效電阻和第六等效電阻的步驟中，向等效電阻獲取的工具載入第1層至第a-1層的互連線的方塊電阻值，并設(shè)定第a層至第b層互連線的方塊電阻值為0；基于所述第五等效電阻和第六等效電阻建立所述芯片的第二電阻特性矩陣Mii(a-1)；獲取第a層互連線的電阻相關(guān)矩陣M(a)＝Mii(a)-Mii(a-1)；獲取各互連線層的電阻相關(guān)矩陣；通過比較不同互連線對應(yīng)的電阻相關(guān)矩陣中同一位置的元素的關(guān)系，分析所述互連線層的性能，以測試芯片結(jié)構(gòu)?？蛇x地，通過比較不同互連線層的電阻相關(guān)矩陣中，同一位置的元素的關(guān)系的步驟包括：比較不同的互連線對應(yīng)的電阻相關(guān)矩陣中，第1行第1列元素所處的矩陣對角線上相同位置元素的關(guān)系。與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點：本發(fā)明芯片的壓降測試方法中，先基于外部電壓輸入端與各功能模塊之間的第一等效電阻，以及多個功能模塊兩兩之間的第二等效電阻獲取各功能模塊之間的電阻影響數(shù)值，之后以所述電阻影響數(shù)值以及第一等效電阻建立 電阻特性矩陣Mii；并建立各功能模塊的功耗電流的列矩陣Ni；再以所述電阻特性矩陣Mii乘所述列矩陣Ni，獲得各功能模塊對應(yīng)的壓降值。上述技術(shù)方案中，通過獲取點對點的電阻數(shù)值(包括外部電壓輸入端與各功能模塊之間的第一等效電阻、以及多個功能模塊兩兩之間的第二等效電阻)，以及各功能模塊的功耗電流數(shù)值，形成電阻特性矩陣Mii和功耗電流的列矩陣Ni，并由Mii乘Ni獲取芯片壓降值，上述方法可準(zhǔn)確、便捷且快速地獲取芯片中各功能模塊的壓降值，快速地反應(yīng)芯片各部分的壓降值信息，從而客觀地獲取芯片上各部分的壓降值分布數(shù)據(jù)，進(jìn)而為后續(xù)芯片結(jié)構(gòu)改進(jìn)提供準(zhǔn)確而快速的信息，以提高芯片制造整體的進(jìn)度。附圖說明圖1為本發(fā)明芯片壓降的測試方法的流程示意圖；圖2為本發(fā)明芯片壓降的測試方法一實施例中芯片結(jié)構(gòu)的結(jié)構(gòu)示意圖；圖3為圖2中芯片與電源電壓輸入端連接布局圖；圖4為圖2中芯片與電源電壓輸入端一種連接結(jié)構(gòu)的示意圖；圖5為本發(fā)明芯片壓降的測試方法中芯片結(jié)構(gòu)另一實施例的結(jié)構(gòu)示意圖；圖6為本發(fā)明芯片改進(jìn)方法的流程示意圖；圖7為本發(fā)明芯片改進(jìn)方法一實施例的結(jié)構(gòu)示意圖；圖8為本發(fā)明芯片結(jié)構(gòu)的測試方法的流程示意圖。具體實施方式正如
背景技術(shù)：
所述，集成電路全芯片中的所有器件都是通過電源網(wǎng)格得到其所需的供電電壓，但在電流傳輸過程中，電源網(wǎng)格本身的電阻會消耗電能，從而給各器件造成壓降(IRdrop)，使得各器件實際接收的電壓小于預(yù)先設(shè)計的電壓。尤其是隨著半導(dǎo)體工藝的不斷進(jìn)步，集成電路特征尺寸不斷減小，電源網(wǎng)格中的互連線變窄使得電源網(wǎng)格中的電阻增大，從而導(dǎo)致各器件的壓降增大。隨著半導(dǎo)體工藝的改進(jìn)電源網(wǎng)格給各器件造成的壓降對于芯片的性能影響越來越大，如芯片的壓降值會直接增加芯片路徑的時延。為此，在芯片設(shè)計及芯片投產(chǎn)過程中需要對芯片進(jìn)行壓降測試，以檢測 芯片的壓降值是否控制在臨界壓降值(即芯片可承受的壓降最大值)范圍內(nèi)。若壓降值大于臨界壓降值，需及時對芯片進(jìn)行改進(jìn)。在芯片設(shè)計及芯片投產(chǎn)過程中，IRDrop分析具有很重要的意義。在芯片過程中，往往需要對芯片多次的壓降測試，以及改進(jìn)工藝，直至芯片滿足壓降測試合格。但現(xiàn)有的通過商業(yè)工具檢測芯片壓降的方式費(fèi)時費(fèi)力，嚴(yán)重影響了芯片制造工藝。為此，本發(fā)明提供了一種芯片壓降、結(jié)構(gòu)的測試方法以及芯片改進(jìn)方法。參考圖1，所述芯片壓降的測試方法包括：步驟S11，獲取所述外部電壓輸入端與各功能模塊之間的第一等效電阻；步驟S12，獲取多個功能模塊兩兩之間的第二等效電阻；步驟S13，基于所述第一等效電阻和第二等效電阻建立所述芯片的電阻特性矩陣Mii，以及各功能模塊的功耗電流的列矩陣Ni；其中，在電阻特性矩陣Mii中，i為芯片中功能模塊的個數(shù)，其中第n行的元素為包括Rnm和Rnn，其中Rnm為第m個功能模塊對第n個功能模塊的電阻影響數(shù)值，Rnn為第n個功能模塊的第一等效電阻；所述Rnm＝(Rnn+Rmm+rnm)/2-rnm，其中rnm為第n個功能模塊與第m個功能模塊之間的第二等效電阻；在功耗電流的列矩陣Ni中，第n行的元素為第n個功能模塊的功耗電流數(shù)值In；步驟S14，以所述電阻特性矩陣Mii乘所述列矩陣Ni，獲得各功能模塊對應(yīng)的壓降值。通過本發(fā)明芯片壓降的測試方法可準(zhǔn)確、便捷且快速地獲取芯片中各功能模塊的壓降值，快速地反應(yīng)芯片各部分的壓降值信息，從而客觀地獲取芯片上各部分的壓降值分布數(shù)據(jù)，進(jìn)而為后續(xù)芯片結(jié)構(gòu)改進(jìn)提供準(zhǔn)確而快速的信息，以提高芯片制造整體的進(jìn)度。為了使本發(fā)明的目的、特征和效果能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式做詳細(xì)說明。在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的方式來實施，因此本發(fā)明不受下面公開的具體實施例的限制。實施例1圖2和圖3為本發(fā)明芯片壓降的測試方法一實施例的示意圖。值得注意的是，本實施例方法所適用的芯片可以是全芯片(FullChip)，也可以是普通芯片，或僅僅是芯片中的某個功能區(qū)域。特別需要強(qiáng)調(diào)的是，本實施例能夠適用于全芯片的壓降測試：由于全芯片是大規(guī)模器件，包括幾億甚至幾十億規(guī)模的器件，在常規(guī)仿真手段下無法直接仿真，實施例可針對全芯片所具有的多個至幾十或幾百不等的功能模塊，進(jìn)行有效仿真以及壓降測試。且本實施例提供的芯片壓降測試方法，優(yōu)選地適用于芯片數(shù)字電路區(qū)域的各功能模塊的壓降測試。本實施例中，所述芯片包括：襯底、位于襯底上的多個功能模塊，以及用于連接各功能模塊的互連線層。所述功能模塊包括了諸如晶體管等器件，所述互連線層相當(dāng)于電源網(wǎng)絡(luò)。所述功能模塊通過所述互連線層連接外部電壓輸入端，進(jìn)而在運(yùn)行時獲取電壓。可選地，所述互連線層為多層結(jié)構(gòu)，包括多層互連線，所述各層互連線之間通過通孔結(jié)構(gòu)(via)連接。所述芯片上的多個功能模塊之間通過所述互連線層電連接在一起。值得注意的，所述多個功能模塊采用一層或多層結(jié)構(gòu)排列，且在同一層包括一個或多個所述功能模塊，所述多個功能模塊的排列方式并不限定本發(fā)明的保護(hù)范圍。所述功能模塊包括用于連接外部的電源電壓輸入端的電源電壓端口，以及用于連接外部的接地電壓輸入端的接地電壓端口；所述電源電壓輸入端用于給所述芯片提供電源電壓，所述接地電壓輸入端用于使所述芯片接地。所述互連線層包括電源互連線層和接地互連線層；所述電源互連線層用 于連接功能模塊的電源電壓端口和電源電壓輸入端，所述接地互連線層用于連接功能模塊的接地電壓端口和接地電壓輸入端。參考圖2，本實施例中，所述芯片10上包括第一功能模塊11，第二功能模塊12、第三功能模塊13以及第四功能模塊14等多個功能模塊，其中第一功能模塊11包括第一電源電壓端口21和第一接地電壓端口31、第二功能模塊12包括第二電源電壓端口22和第二接地電壓端口32、第三功能模塊13包括第三電源電壓端口23和第三接地電壓端口33，第四功能模塊14包括第四電源電壓端口24和第四接地電壓端口34。所述電源電壓輸入端Vdd通過電源互連線層連接所述第一電源電壓端口21、第二電源電壓端口22、第三電源電壓端口23和第四電源電壓端口24等各功能模塊的電源電壓端口，從而使所述電源互連線層連接各功能模塊；所述接地電壓輸入端Vss通過接地互連線層連接所述第一接地電壓端口31、第二接地電壓端口32、第三電源電壓端口23和第四接地電壓端口34等接地電壓端口，從而所述接地互連線層連接各功能模塊。本實施例中，以外部的電源電壓輸入端Vdd作為芯片壓降的測試方法中的外部電壓輸入端。所述第一電源電壓端口21、第二電源電壓端口22、第三電源電壓端口23和第四電源電壓端口24等各功能模塊的電源電壓端口通過所述電源互連線層將所述第一功能模塊11、第二功能模塊12、第三功能模塊13以及第四功能模塊14等各功能模塊電連接在一起，從而使各功能模塊連接同一個電源電壓輸入端Vdd?？蛇x地，本實施例中，一個外部電壓輸入端包括多個外部電壓管腳，所述多個功能摸模塊同時連接所述多個外部電壓管腳。結(jié)合參考圖3和圖4，本實施例中，所述電源電壓輸入端Vdd包括多個電源電壓管腳40，所述芯片10上的各功能模塊11、12、13、14……的電源電壓端口21、22、23、24……通過所述電源互連線層連接所述多個電源電壓管腳40，從而由所述多個電源電壓管腳向各功能模塊輸送電壓。本實施例中，芯片壓降的測試方法包括：結(jié)合參考圖1和圖2，先執(zhí)行步驟S11，獲取外部電壓輸入端與各功能模塊之間的第一等效電阻。本實施例中，所述步驟S11包括：獲取各功能模塊的電源電壓端口與各個電源電壓管腳40之間的第一等效電阻，包括：第一功能模塊11至各電源電壓管腳40之間的第一等效電阻R11，第二功能模塊12至各電源電壓管腳40之間的第一等效電阻R22……。所述第一等效電阻包括特定的功能模塊的電源電壓端口與各電源電壓管腳40之間的電源互連線層的電阻值。如，第一功能模塊11與各電源電壓管腳40之間的第一等效電阻R11包括各電源電壓管腳40與第一功能模塊11的第一電源電壓端口21之間的電源互連線層的電阻總和。此外，在對芯片(或芯片某個功能區(qū)域)進(jìn)行壓降測試時，在芯片(或是功能區(qū)域)的互連線上裝有電源開關(guān)(圖中未顯示)，所述電源開關(guān)位于某個所述功能模塊和外部電壓輸入端之間，用于控制線路的閉合，以控制功能模塊的運(yùn)行，此時所述第一等效電阻包括外部電壓輸入端與各功能模塊之間的互連線層的等效電阻和電源開關(guān)自身的等效電阻。之后執(zhí)行步驟S12，獲取多個功能模塊兩兩之間的第二等效電阻。本實施例中，所述步驟S12包括：獲取各個功能模塊的電源電壓端口兩兩之間的等效電阻，包括：第一功能模塊11與第二功能模塊之間第二等效電阻r12、第一功能模塊11與第三功能模塊13之間第二等效電阻r13……第二功能模塊12與第一功能模塊11之間的第二等效電阻r21，第二功能模塊12與第三功能模塊13之間第二等效電阻r23……其中，所述第二等效電阻包括連接特定兩個的功能模塊的電源電壓端口之間的電源互連線層的電阻值。如，第一功能模塊11與第二功能模塊12之間的第二等效電阻r12包括第一功能模塊11的第一電源電壓端口21與第二功能模塊12的第二電源電壓端口22之間的電源互連線層的電阻。且，第一功能模塊11和第二功能模塊12之間的第二等效電阻r12，與第二功能模塊12和第一功能模塊11之間的第二等效電阻r21相等。值得注意的是，獲取所述第一等效電阻和第二等效電阻的方法為本領(lǐng)域 現(xiàn)有技術(shù)，可通過電阻測試設(shè)備獲取，在此不再贅述。之后，執(zhí)行步驟S13，基于所述第一等效電阻和第二等效電阻建立所述芯片的電阻特性矩陣Mii，以及各功能模塊的功耗電流的列矩陣Ni；其中，在電阻特性矩陣Mii中，i為芯片中功能模塊的個數(shù)，其中第n行的元素為包括Rnm和Rnn，建立的阻特性矩陣Mii為：其中Rnn為第n個功能模塊的第一等效電阻，Rnm為第m個功能模塊對第n個功能模塊的電阻影響數(shù)值，所述Rnm＝(Rnn+Rmm+rnm)/2-rnm，其中rnm為第n個功能模塊與第m個功能模塊之間的第二等效電阻。如，R12為第二功能模塊12對第一功能模塊11的電阻影響數(shù)值，且R12＝(R11+R22+r12)/2-r12。由此可知，R12＝R21。建立的功耗電流的列矩陣Ni為：Ni=I1...Ii]]>其中第n行的元素In為第n個功能模塊的功耗電流數(shù)值。如，I1為第一功能模塊11的功耗電流數(shù)值。值得注意的是，獲取所述各功能模塊的功耗電流數(shù)值的方法為本領(lǐng)域現(xiàn)有技術(shù)，在此不再贅述。在形成所述阻特性矩陣Mii和功耗電流的列矩陣Ni后，執(zhí)行步驟S14，以所述電阻特性矩陣Mii乘所述列矩陣Ni，獲得各功能模塊對應(yīng)的壓降值。其中，ΔVn為第n功能模塊的壓降值。如ΔV1為第一功能模塊11的壓降值。本實施例中，芯片上的各功能模塊的電源電壓端口通過電源互連線層連接外部同一電源電壓輸入端。以所述電源電壓輸入端作為外部電源輸入端，獲取各功能模塊的電源電壓端口與所述電源電壓輸入端之間的第一等效電阻，以及各功能模塊兩兩之間的第二等效電阻；并通過各功能模塊對應(yīng)的第一等效電阻以及各功能模塊之間對應(yīng)的第二等效電阻，獲取的各功能模塊兩兩之間的電阻影響數(shù)值；之后基于所述電阻影響數(shù)值和第一等效電阻建立芯片的電阻特性矩陣Mii，再建立各功能模塊的功耗電流的列矩陣Ni，并以所述電阻特性矩陣Mii乘所述列矩陣Ni，獲得各功能模塊對應(yīng)的壓降值。上述方案可準(zhǔn)確地、便捷且快速地獲取芯片中各功能模塊的壓降值，快速地反應(yīng)芯片各部分的壓降值信息，從而客觀地獲取芯片上各部分的壓降值分布數(shù)據(jù)，進(jìn)而為后續(xù)芯片結(jié)構(gòu)改進(jìn)提供準(zhǔn)確而快速的信息。實施例2繼續(xù)參考圖2，接地電壓輸入端Vss通過接地互連線層連接所述第一接地電壓端口31、第二接地電壓端口32、第三電源電壓端口23和第四接地電壓端口34等接地電壓端口從而連接各功能模塊。本實施例2與實施例1的技術(shù)方案大致相同，其區(qū)別僅在于，本實施例中，以外部的接地電壓輸入端Vss作為芯片壓降的測試方法中的外部電壓輸入端。所述第一接地電壓端口31、第二接地電壓端口32、第三接地電壓端口33和第四接地電壓端口34等各功能模塊的接地電壓端口通過所述接地互連線層將所述第一功能模塊11、第二功能模塊12、第三功能模塊13以及第四功能模塊14等各功能模塊電連接在一起，且同時接地?？蛇x地，所述接地電壓輸入端Vss與實施例1中的電源電壓輸入端Vdd相似，所述接地電壓輸入端Vss包括多個接地電壓管腳，所述多個功能模塊同時連接所述多個接地電壓管腳。上述接地電壓管腳的結(jié)構(gòu)與上述實施例1中電源電壓管腳結(jié)構(gòu)相似，在 此不再贅述。本實施例中，圖1中芯片壓降的測試方法中：執(zhí)行步驟S11，獲取外部電壓輸入端與各功能模塊之間的第一等效電阻，包括：以各功能模塊的接地電壓端口與各個接地電壓管腳之間的等效電阻作為所述第一等效電阻。本實施例中，所述第一等效電阻包括特定的功能模塊的接地電壓端口與各接地電壓管腳之間的接地互連線層的電阻值。如，第一功能模塊11與各接地電壓管腳之間的第一等效電阻R11包括各接地電壓管腳與第一功能模塊11的第一接地電壓端口31之間的接地互連線層的電阻總和。執(zhí)行步驟S12，獲取多個功能模塊兩兩之間的第二等效電阻，包括：以特定兩個功能模塊的接地電壓端口兩兩之間的等效電阻作為第二等效電阻。本實施例中，所述第二等效電阻包括連接特定兩個的功能模塊的接地電壓端口的接地互連線層的電阻值。如，第一功能模塊11與第二功能模塊12之間的第二等效電阻r12包括第一功能模塊11的第一接地電壓端口31與第二功能模塊12的第二接地電壓端口32之間的接地互連線層的電阻。與上述實施例1相似，本實施例中，第一功能模塊11和第二功能模塊12之間的第二等效電阻r12，與第二功能模塊12和第一功能模塊11之間的第二等效電阻r21相等。之后，執(zhí)行步驟S13，基于所述第一等效電阻和第二等效電阻建立所述芯片的電阻特性矩陣Mii，以及各功能模塊的功耗電流的列矩陣Ni；以及步驟S14，以所述電阻特性矩陣Mii乘所述列矩陣Ni，獲得各功能模塊對應(yīng)的壓降值。所述步驟S13和步驟S14與實施1相似，在此不再贅述。本實施例中，芯片上的各功能模塊的接地電壓端口通過接地互連線層連接外部同一接地電壓輸入端。以所述接地電壓輸入端作為外部接地輸入端， 獲取各功能模塊的接地電壓端口與所述接地電壓輸入端之間的等效電阻作為第一等效電阻，并獲取各功能模塊兩兩接地電壓端口之間的等效作為第二等效電阻；并通過各功能模塊對應(yīng)的第一等效電阻以及各功能模塊對應(yīng)的第二等效電阻，獲取的各功能模塊兩兩之間的電阻影響數(shù)值；之后基于所述電阻影響數(shù)值和第一等效電阻建立芯片的電阻特性矩陣Mii，再建立各功能模塊的功耗電流的列矩陣Ni，并以所述電阻特性矩陣Mii乘所述列矩陣Ni，獲得各功能模塊對應(yīng)的壓降值。上述方案同樣可準(zhǔn)確地、便捷且快速地獲取芯片中各功能模塊的壓降值，快速地反應(yīng)芯片各部分的壓降值信息，從而客觀地獲取芯片上各部分的壓降值分布數(shù)據(jù)，進(jìn)而為后續(xù)芯片結(jié)構(gòu)改進(jìn)提供準(zhǔn)確而快速的信息。實施例3結(jié)合參考圖5，圖5為另一芯片結(jié)構(gòu)示意圖。圖5中的芯片100與圖2中的芯片10結(jié)構(gòu)大致相同，包括多個功能模塊，以及互連線層，且所述互連線層包括用于連接各所述功能模塊的電源電壓端口和電源電壓輸入端的電源互連線層，以及用于連接各所述功能模塊的接地電壓端口和接地電壓輸入端的接地互連線層，其區(qū)別在于：所述電源互連線層包括多條互不連接的電源互連線，且所述多條互不連接的電源互連線分別連接外部不同的電源電壓輸入端，以向所述芯片100不同的功能模塊施加相同或是不同的電壓。所述多個功能模塊的電源電壓端口通過所述多條互不連接的電源互連線層連接不同的電源電壓輸入端。如，圖5的芯片100中包括第五功能模塊15、第六功能模塊16、第七功能模塊17和第八功能模塊18。其中第五功能模塊15包括第五電源電壓端口25和第五接地電壓端口35、第六功能模塊16包括第六電源電壓端口26和第六接地電壓端口36、第七功能模塊17包括第七電源電壓端口27和第七接地電壓端口37，第八功能模塊18包括第八電源電壓端口28和第八接地電壓端口38。所述第五功能模塊15的第五電源電壓端口25和第六功能模塊16的第六 電源電壓端口26通過第一電源互連線(圖中未標(biāo)示)連接第一電源電壓端口Vdd1；第七功能模塊17的電源電壓端口27和第八功能模塊18的第八電源電壓端口28通過第二電源互連線(圖中未標(biāo)示)連接第二電源電壓端口Vdd2。所述第一電源互連線和第二電源互連線不相連接。所述芯片上，各功能模塊通過互連線層電連接在一起包括：各功能模塊的接地電壓端口通過同一條接地互連線層連接在一起，并連接外部的同一接地電壓輸入端Vss1。如圖5中，所述第五功能模塊15的第五接地電壓端口35、第六功能模塊16的第六接地電壓端口36、第七功能模塊17的第七接地電壓端口37，和第八功能模塊18的第八接地電壓端口38通過同一接地互連線層連接外部同一接地電壓輸入端Vss1，從而接地。本實施例，芯片壓降的測試方法中，以所述接地電壓輸入端Vss1作為芯片壓降的測試方法中的外部電壓輸入端。此時，即使芯片100上多個功能模塊通過外部不同的電源電壓輸入端輸入不同的電壓，但以所述多個功能模塊連接的同一接地電壓輸入端Vss1作為芯片壓降的測試方法中的外部電壓輸入端，同樣可準(zhǔn)確地、便捷且快速地獲取芯片中各功能模塊的壓降值，從而反應(yīng)芯片各部分的壓降值信息，從而客觀地獲取芯片上各部分的壓降值分布數(shù)據(jù)。本實施例3的芯片壓降的測試方法中的各步驟S11、S12、S13以及S14與實施例2中的芯片壓降的測試方法中的各步驟S11、S12、S13以及S14相似，在此不再贅述。本發(fā)明還提供了一種芯片的改進(jìn)方法。參考圖6，所述芯片的改進(jìn)方法包括：執(zhí)行步驟S21，通過芯片壓降的測試方法獲取各個功能模塊的壓降值。所述芯片壓降的測試方法可采用上述芯片壓降的測試方法中任一實施例獲取的芯片的壓降值。之后，執(zhí)行步驟S22,將各功能模塊的模擬壓降數(shù)值與各功能模塊的臨界壓降數(shù)值作比對，如果模擬壓降數(shù)值大于臨界壓降值，則將該功能模塊判斷為待優(yōu)化的功能模塊。在芯片設(shè)計工藝中，根據(jù)芯片上各功能模塊的結(jié)構(gòu)以及作用，設(shè)定一臨界壓降值，即各功能模塊可承受的最大的壓降值，若功能模塊的測試獲取的壓降值小于或等于所述臨界壓降值，則該功能模塊合格，反之，則該功能模塊不合格，所述不合格的功能模塊會影響芯片的性能。所述步驟S22中，通過上述芯片壓降的測試方法獲得各功能模塊的壓降值后，將各功能模塊的測定的壓降值與各功能模塊的臨界壓降值作比較，以獲得不合格的功能模塊(即待優(yōu)化的功能模塊)。之后在執(zhí)行步驟S23，在所述芯片上形成互連結(jié)構(gòu)(即新的互連線)，用以連接所述待優(yōu)化的功能模塊和外部電壓輸入端，或是用以連接所述待優(yōu)化的功能模塊周邊的其他功能模塊和外部電壓輸入端，降低所述待優(yōu)化的功能模塊與外部電壓輸入端之間的第一等效電阻。所述步驟S23中的外部電壓輸入端即為上述芯片壓降的測試方法中的外部電壓輸入端，其根據(jù)實際情況可為外部的電源電壓輸入端，也可為外部的接地電壓輸入端。結(jié)合參考圖7，所述功能模塊19為待優(yōu)化的功能模塊，其原先僅通過互連線51連接外部電壓輸入端的外部電壓管腳41，所述芯片的改進(jìn)方法包括：在所述芯片100上，在所述待優(yōu)化的功能模塊19與外部電壓管腳41之間，形成連接所述待優(yōu)化的功能模塊19和外部電壓管腳41的新的互連線52和53，所述新的互連線52和53作為互連結(jié)構(gòu)，以降低所述功能模塊19和外部電壓管腳41之間的電阻，進(jìn)而降低待優(yōu)化的功能模塊19的壓降值。本實施例中，形成互連結(jié)構(gòu)的步驟包括：去除部分芯片；并在去除部分的芯片的位置處，形成連接所述待優(yōu)化的功能模塊和外部電壓輸入端互連結(jié)構(gòu)。所述去除部分芯片包括去除芯片內(nèi)的部分互連層、襯底以及其他結(jié)構(gòu)?？蛇x地，芯片還包括位于所述襯底上的介質(zhì)層，在所述介質(zhì)層內(nèi)形成有填充金屬，所述填充金屬不與所述互連線層以及功能模塊接觸，去除所述互連線層的步驟包括：去除所述填充金屬，以在芯片內(nèi)去除填充金屬的位置形 成互連結(jié)構(gòu)。去除填充金屬不會影響芯片的精度以及芯片的性能?？蛇x方案中，所述芯片的互連線層包括多層互連線，所述多個功能模塊層為包括多層功能模塊的多層結(jié)構(gòu)；且所述互連線層位于所述多個功能模塊上方。此時，可選地，去除互連線層的步驟包括：去除位于最下層的互連線層與最上層的功能模塊之間的填充金屬。在所述芯片上形成互連結(jié)構(gòu)的步驟包括：在已去除的填充金屬處形成平行于位于已去除的填充金屬上方的互連線的互連結(jié)構(gòu)；在平行的互連結(jié)構(gòu)和互連線間形成導(dǎo)電插塞，以連接所述待優(yōu)化的功能模塊和外部電壓輸入端。進(jìn)一步可選地，所述填充金屬上方的互連線為所述外部電壓輸入端(所述外部電壓輸入端可以理解為電源管腳)和待優(yōu)化的功能模塊之間的互連線。在所述芯片的壓降研究中，發(fā)明人發(fā)現(xiàn)，各功能模塊之間互連線，以及各功能模塊與外部電壓輸入端之間的互連線，會對不同的功能模塊的壓降產(chǎn)生影響，且距離越近的功能模塊之間的產(chǎn)生的影響越大。在本發(fā)明芯片的改進(jìn)方法的另一個實施例中，可通過改變待優(yōu)選的功能模塊周邊的功能模塊與外部電壓輸入端之間的互連線結(jié)構(gòu)，以降低所述待優(yōu)選的功能模塊的壓降值；且距離待優(yōu)選的功能模塊越近的功能模塊與外部電壓輸入端之間的互連線被改變，對于待優(yōu)化的功能模塊的壓降值影響越明顯。具體地，在該另一實施例中，在確定待優(yōu)化的功能模塊后，選取距離該功能模塊周邊的某一功能模塊，定義選取的功能模塊為目標(biāo)功能模塊；可選地，所述目標(biāo)功能模塊與外部電壓輸入端之間的互連線下方，且位于最上方的功能模塊與最下方的互連線之間的介質(zhì)層內(nèi)形成有填充金屬；此外，所述目標(biāo)功能模塊盡可能地靠近所述待優(yōu)化的功能模塊。之后，獲取所述目標(biāo)功能模塊與外部電壓輸入端之間的互連線；并在介質(zhì)層內(nèi)獲取位于最上方的功能模塊與最下方的互連線之間，且位于該目標(biāo)功能模塊與外部電壓輸入端之間的互連線下方的填充金屬；再去除所述填充金屬，并在已去除的填充金屬處形成互連結(jié)構(gòu)，所述互 連結(jié)構(gòu)平行于該目標(biāo)功能模塊與外部電壓輸入端之間的互連線，并在平行的所述互連結(jié)構(gòu)和互連線之間形成導(dǎo)電插塞，以改變該目標(biāo)功能模塊與外部電壓輸入端之間的互連線的結(jié)構(gòu)。上述通過改變待優(yōu)選的功能模塊周邊的功能模塊與外部電壓輸入端之間的互連線的結(jié)構(gòu)，同樣有助于降低所述待優(yōu)選的功能模塊的壓降值。尤其是當(dāng)所述改變待優(yōu)選的功能模塊與外部電壓輸入端之間的互連線下方?jīng)]有填充金屬時，通過改變待優(yōu)選的功能模塊周邊的功能模塊與外部電壓輸入端之間的互連線的結(jié)構(gòu)，可在降低對于芯片精度影響的前提下，降低待優(yōu)選的功能模塊的壓降值，以提升芯片性能。本發(fā)明芯片改進(jìn)方法，在通過上述芯片壓降的測試方法獲取芯片中各功能模塊的壓降值后，在芯片上形成互連結(jié)構(gòu)(即新的互連線)，用以連接所述待優(yōu)化的功能模塊和外部電壓輸入端，或是用于連接所述待優(yōu)化的能模塊周邊的功能模塊和外部電壓輸入端，降低所述待優(yōu)化的功能模塊與外部電壓輸入端之間的第一等效電阻，以降低芯片上的功能模塊的壓降數(shù)值，優(yōu)化芯片性能。實施例4此外，本發(fā)明還提供了一種芯片結(jié)構(gòu)的測試方法。所述芯片的結(jié)構(gòu)與上述芯片壓降的測試方法各實施例中的芯片結(jié)構(gòu)相同，其包括所述芯片包括襯底、位于襯底上的多個功能模塊，以及用于連接各功能模塊的互連線層。所述功能模塊包括：通過互連線層連接外部電壓輸入端；且各功能模塊通過互連線層電連接在一起；此外，所述芯片的互連線層為多層結(jié)構(gòu)，其包括多層互連線。在芯片設(shè)計時，會針對芯片的具體要求設(shè)計各互連線層的結(jié)構(gòu)，從而確保芯片的能耗等性能，因而每一層互連線都具有確定的方塊電阻。本實施例中，第n層的互連線的方塊電阻為Rn。而且多層互連線中，相鄰層的互連線通過通孔結(jié)構(gòu)(via)結(jié)構(gòu)連接。芯片的具體結(jié)構(gòu)參考以上內(nèi)容，在此不再贅述。然而在芯片實際制備過程中，會基于工藝偏差，造成用于通孔偏移等缺陷，從而影響后續(xù)形成的芯片性能。為此，需要對芯片結(jié)構(gòu)進(jìn)行測試，以檢測出芯片的中互連線層與原先設(shè)計版圖之間的誤差。本發(fā)明芯片結(jié)構(gòu)的測試方法可高效而準(zhǔn)確地檢測出存在缺陷的互連線，進(jìn)而改進(jìn)芯片結(jié)構(gòu)。參考圖8，本實施例芯片的驗證方法包括：執(zhí)行步驟S31：獲取所述外部電壓輸入端與各功能模塊之間的第三等效電阻；之后，執(zhí)行步驟S32：獲取多個功能模塊兩兩之間的第四等效電阻；在上述第一等效電阻和第二等效電阻時，需要對點對點電阻測試設(shè)備載入文件信息，所述文件信息包括：芯片的版圖設(shè)計文件(如LVS文件，LVS全稱為LayoutVersusSchematic)、各互連線的方塊電阻、用于識別芯片的設(shè)計版圖中各功能模塊的名稱等。在獲取所述第三等效電阻和第四等效電阻的步驟中，向等效電阻獲取的工具載入第1層至第a層的互連線的方塊電阻值，如R1、R2……Ra；并設(shè)定第a+1層至第b層互連線的方塊電阻值為0，其中，b為互連線層中的互連線數(shù)量，且b≥a＞0。之后，執(zhí)行步驟S33，基于所述第三等效電阻和第四等效電阻建立所述芯片的第一電阻特性矩陣Mii(a)，i為芯片中功能模塊的個數(shù)，其中第n行的元素為包括Rnm和Rnn，其中Rnm為第m個功能模塊對第n個功能模塊的電阻影響數(shù)值，Rnn為第n個功能模塊的第一等效電阻；所述Rnm＝(Rnn+Rmm+rnm)/2-rnm，其中rnm為第n個功能模塊與第m個功能模塊之間的第二等效電阻。建立所述電阻特性矩陣Mii的具體方法如上芯片壓降的測試方法的實施例所述，在此不再贅述。接著執(zhí)行步驟S34，獲取所述外部電壓輸入端與各功能模塊之間的第五等 效電阻；執(zhí)行步驟S35，獲取多個功能模塊兩兩之間的第六等效電阻；在獲取所述第五等效電阻和第六等效電阻的步驟中，向等效電阻獲取的工具載入第1層至第a-1層的互連線的方塊電阻值，如R1、R2……Ra-1；并設(shè)定第a層至第b層互連線的方塊電阻值為0；接著執(zhí)行步驟S36，基于所述第五等效電阻和第六等效電阻建立所述芯片的第二電阻特性矩陣Mii(a-1)；執(zhí)行步驟S37，獲取第a層互連線的電阻相關(guān)矩陣M(a)＝Mii(a)-Mii(a-1)；再執(zhí)行步驟S38，通過上述方法獲取各互連線的電阻相關(guān)矩陣；具體地，可對每一層互連線進(jìn)行上述S31～S37的步驟，從而獲得每一層互連線對應(yīng)的電阻相關(guān)矩陣M(1)、M(2)……M(b)。如，最后執(zhí)行步驟S39，通過比較不同互連線對應(yīng)的電阻相關(guān)矩陣中同一位置的元素的關(guān)系，分析所述互連線層的性能，以測試芯片結(jié)構(gòu)。本實施例中，所述步驟S39的具體步驟包括：通過比較不同的互連線對應(yīng)的電阻相關(guān)矩陣中，沿第1行第1列的元素所處的矩陣對角線上的相同位置的元素的關(guān)系，以檢測每一層互連線的性能是否符合要求，從而測試芯片結(jié)構(gòu)。比如，在芯片中，位于最上層的互連線對于芯片整體電阻的貢獻(xiàn)通常遠(yuǎn)遠(yuǎn)小于下方各層互連線對于芯片整體電阻的貢獻(xiàn)，因而，各互連線對應(yīng)的電阻相關(guān)矩陣陣，位于第1行第1列的元素應(yīng)當(dāng)小于位于第2行第2列的元素。但在步驟S39中，若某一層互連線對應(yīng)的電阻相關(guān)矩陣陣中，第1行第1列的元素大于位于第2行第2列的元素，此時該互連線層的第一層或第二層存有缺陷。如，比較分析M(1)中R111和R1ii所在對角線上的各元素，以及M(2)中R211和R2ii所在對角線上的各元素，以分析所述第一層互連線和第二層互連線的性能。通常在R111和R1ii所在對角線上的各元素中，R111最小，若R111 大于R122或R133……R1ii，或是，在M(2)中R211和大于R211所在對角線上的其他元素R222或R233……R2ii則第一層互連線則可能存有缺陷。采用本發(fā)明芯片的驗證方法，可快速而有效地驗證芯片的互連線層結(jié)構(gòu)是否符合設(shè)計要求，且快速而有效地檢測獲得出問題的互連線。本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。當(dāng)前第1頁1 2 3