個模塊連接成完整電路，編譯并生成用戶設計 的邏輯電路的固件，通過JTAG接口下載到FPGA中進行在線調試。調試通過后的固件，可通 過AS接口下載并保存到Flash存儲器中，這樣FPGA上電后，系統(tǒng)自動配置，得到所需的邏 輯電路?？梢宰x取前置信號處理電路的電平信號，進行實時處理。
[0023] 前置信號處理電路包括差分放大電路、絕對值電路、比較器、模擬選擇器、過零比 較電路、跟隨電路、A/D轉換電路。差分放大電路主要用于對原始信號進行放大和濾波，消 除原始信號中的直流分量和偶次諧波，同時放大所需的交流信號，以方便后面的采樣電路 進行采樣。絕對值電路的輸入信號頻率最高可達25KHz，滿足輸入信號頻率的要求，實現了 絕對值運算。模擬選擇器和比較器相連，主要根據輸入信號的幅度，決定其輸出到下一級電 路的端口號。跟隨電路主要增強信號的驅動能力，其輸出端接限幅鉗位電路，避免輸入電壓 過高損壞A/D芯片。A/D轉換電路將讀數頭輸出的正弦信號每個周期分成8個線性區(qū)間， A/D芯片TLV5510對信號每個線性區(qū)間進行模數轉換，從而得到精細分數據D0-D7。比較器 主要是將兩路信號進行比較，過零比較電路主要將信號與零電平進行比較。
[0024] 若A/D轉換電路為TEXAS INSTRUMENTS公司生產的ADC芯片TLV5510,所述A/D芯 片TLV5510的時鐘輸入端CLK連接FPGA器件內部的A/D控制模塊。TLV5510的參考輸入端 REFT連接跟隨電路輸出幅值較大端，A/D芯片TLV5510的模擬輸入端ANAL0GIN接入跟隨電 路輸出幅值較小端。A/D芯片TLV5510的輸出數字數據D0-D7端連接FPGA內部的數據輸入 接口。
[0025] FPGA片上可編程電路包括A/D控制模塊、數據緩沖模塊、8細分模塊、綜合數據處 理模塊。
[0026] A/D控制模塊為鎖相環(huán)PLL電路，鎖相環(huán)PLL電路為FPGA的IP核。Altera Quartus II軟件對此IP核配置，可以輸出任意頻率的信號。A/D控制模塊輸出端可以控制 A/D芯片TLV5510的時鐘輸入端CLK。
[0027] 數據緩沖模塊包括D觸發(fā)器I和D觸發(fā)器II，A/D轉換電路12輸出數據D0-D7經 過兩個觸發(fā)器可以實現2個時鐘周期的緩存，緩沖數據為DAT_AD。
[0028] 8細分模塊包括D觸發(fā)器III、D觸發(fā)器IV、數值比較器I、D觸發(fā)器V、D觸發(fā)器VI、 數值比較器II和計數器。當輸入信號SIGNAL1、SIGNAL2、SIGNAL3按100-101-111-110-01 0-011-001-000-100順序變化一次表示光柵正向移動1/8柵距；D觸發(fā)器III、D觸發(fā)器IV依 次緩存變化的電平信號，數值比較器I根據D觸發(fā)器III、D觸發(fā)器IV信號變化特點輸出電平 信號"11"和"01";當緩存信號不變，數值比較器I輸出"01"，當緩存信號變化，數值比較器 I輸出"11"，則數值比較器I電平變化特點01-11-01 ;D觸發(fā)器V、D觸發(fā)器VI依次緩存數 值比較器I輸出的電平信號，數值比較器II根據D觸發(fā)器V、D觸發(fā)器VI的緩存信號變化特 點輸出控制信號至計數器，使計數器進行加計數。當輸入信號SIGNAL1、SIGNAL2、SIGNAL3L 按000-001-011-010-110-111-101-100-00順序變化一次表示光柵反向移動1/8柵距，D觸 發(fā)器III、D觸發(fā)器IV依次緩存變化的電平信號，數值比較器I根據緩存信號變化特點輸出電 平信號"10"和當緩存信號不變，數值比較器I輸出"〇〇"，當緩存信號變化，數值比較 器I輸出" 10"，則數值比較器I電平變化特點00-10-00 ;D觸發(fā)器V、D觸發(fā)器VI依次緩存 數值比較器I輸出的電平信號，數值比較器II根據D觸發(fā)器V、D觸發(fā)器VI的緩存信號變化 特點輸出控制信號至計數器，使計數器進行減計數。8細分模塊輸出數據DAT_8。
[0029] 綜合數據處理模塊包括D觸發(fā)器W、D觸發(fā)器VDI、加法器I、加法器II、加法器 III、移位寄存器I、移位寄存器II、減法器和數據選擇器；光柵每移動1/2048個柵距（設 A/D轉換電路中A/D器件位數為n，則每個線性區(qū)間細分數為2"，即1/8柵距精細分數據 為2"，總的細分數為8X2"。若本裝置采用8位A/D，故總的細分數為8 X 2"=2048,即將每 個柵距進行2048細分。），綜合數據處理模塊根據緩沖模塊輸出數據DAT_AD和8細分模 塊輸出數據DAT_8計數一次，輸出數據SUM_DAT。DAT_AD經D觸發(fā)器W緩沖到加法器I、 加法器II輸入端。DAT_8經D觸發(fā)器VDI緩沖到移位寄存器I、加法器III輸入端和數據選擇 器控制端。移位寄存器I將緩沖數據DAT_8左移8位至加法器II輸入端，即進行DAT_8 X 256的運算。加法器II將緩沖數據DAT_AD和移位寄存器I輸出數據相加，即輸出SUM_ DATl=DAT_8x 256+DAT_AD ;加法器I將緩沖數據DAT_AD+1至減法器輸入端；加法器III將緩 沖數據DAT+1至移位寄存器II輸入端，移位寄存器II將輸入數據（DAT+1)左移8位，即進行 (DAT+l)x 256運算至減法器，減法器將輸入數據（DAT+l)x 256和數據DAT_AD+1相減，即輸 出STJM_DAT2 =(I)iff_8+l)x256-CDAT_AD+l);數據選擇器控制端根據DAT_8是奇數，則 輸出SUM_DAT=SUM_DAT2,數據選擇器控制端根據DAT_8是偶數，則輸出SUM_DAT=SUM_DAT1。
[0030] 本實用新型的有益效果是：
[0031] 使用硬件描述語言完成傳統(tǒng)數字邏輯電路的設計，而且利用FPGA高速并行處理、 處理能力強的特點，加快了細分數據處理算法的運算速度，克服單片機和DSP導致的運算 速度慢的缺點，提高了細分倍數。
【附圖說明】
[0032] 圖1是本實用新型的一個系統(tǒng)結構圖；
[0033] 圖2是本實用新型的實施例1的FPGA內部角度測量模塊圖；
[0034] 圖3是本實用新型的實施例2的FPGA內部長度測量模塊圖；
[0035] 圖4是本實用新型的一個AD控制模塊電路圖；
[0036] 圖5是本實用新型的一個數據緩沖模塊電路圖；
[0037] 圖6是本實用新型的一個8細分模塊電路圖；
[0038] 圖7是本實用新型的一個綜合數據處理模塊電路圖；
[0039] 圖中各標號：1為輸入信號、2為差分放大電路I、3為差分放大電路II、4為絕對值 電路I、5為絕對值電路II、6為比較器I、7為模擬選擇器、8為比較器II、9為過零比較電路 I、10為過零比較電路II、11為跟隨電路、12為A/D轉換電路、13為FPGA器件。
【具體實施方式】
[0040] 實施例1 :如圖1-7所不，一種基于FPGA的光柵細分裝置，包括輸入信號1、差分放 大電路I 2、差分放大電路II 3、絕對值電路I 4、絕對值電路II 5、比較器I 6、模擬選擇器 7、比較器II 8、過零比較電路I 9、過零比較電路II 10、跟隨電路11、A/D轉換電路12、FPGA 器件13 ;
[0041] 其中，FPGA器件13輸出信號控制A/D轉換電路12的時鐘和片選端；
[0042] 輸入信號1經過差分放大電路I 2、差分放大電路II 3后：經過過零比較電路I 9、 過零比較電路II 10生成2位電平信號；同時經過絕對值電路I 4、絕對值電路II 5得到絕對 值信號：絕對值信號經過比較器II 8得到1位電平信號，絕對值信號同時經過比較器I 6、 模擬選擇器7、跟隨電路11、A/D轉換電路12將讀數頭輸出的正弦信號每個周期分成8個 線性區(qū)間并對8個區(qū)間逐個進行精細分得到8位電平信號；
[0043] 3位電平信號、8位電平信號同時輸入至FPGA器件13。
[0044] 所述FPGA器件13包括A/D控制模塊、數據緩沖模塊、8細分模塊、綜合數據處理模 塊；其中A/D控制模塊通過輸出接口與A/D轉換電路12控制端相連，A/D轉換電路12通過 FPGA