器件13的輸入接口與數(shù)據(jù)緩沖模塊相連，比較器8、過零比較電路I 9和過零比較電 路II 10通過FPGA器件13的輸入接口與8細(xì)分模塊相連，數(shù)據(jù)緩沖模塊、8細(xì)分模塊再與綜 合數(shù)據(jù)處理模塊相連，綜合數(shù)據(jù)處理模塊與FPGA器件13輸出接口相連。
[0045] 所述A/D模塊為鎖相環(huán)PLL電路；其中鎖相環(huán)PLL電路的頻率輸出端連接A/D轉(zhuǎn) 換電路12控制端。
[0046] 所述數(shù)據(jù)緩沖模塊包括D觸發(fā)器I和D觸發(fā)器II ;其中A/D轉(zhuǎn)換電路12輸出端與 D觸發(fā)器I的輸入端相連，D觸發(fā)器I的輸出端連接D觸發(fā)器II的輸入端，D觸發(fā)器II的輸 出端與綜合數(shù)據(jù)處理模塊輸入端連接。
[0047] 所述8細(xì)分模塊包括D觸發(fā)器III、D觸發(fā)器IV、數(shù)值比較器I、D觸發(fā)器V、D觸發(fā) 器VI、數(shù)值比較器II和計數(shù)器；其中3位電平信號依次緩存到D觸發(fā)器III、D觸發(fā)器IV ;數(shù)值 比較器I比較D觸發(fā)器III、D觸發(fā)器IV的緩存值輸出2路電平信號到D觸發(fā)器V ;2路電平 信號依次緩存到D觸發(fā)器V和D觸發(fā)器VI ;數(shù)值比較器II比較D觸發(fā)器V和D觸發(fā)器VI的 緩存電平信號輸出控制信號至計數(shù)器；計數(shù)器輸出端與綜合數(shù)據(jù)處理模塊輸入端連接。
[0048] 所述綜合數(shù)據(jù)處理模塊包括D觸發(fā)器VE、D觸發(fā)器VDI、加法器I、加法器II、加法器 III、移位寄存器I、移位寄存器II、減法器和數(shù)據(jù)選擇器；其中D觸發(fā)器II的輸出端與D觸發(fā) 器W輸入端連接，D觸發(fā)器W輸出端連接加法器I和加法器II輸入端；加法器I輸出端連 接減法器輸入端，減法器輸出端連接數(shù)據(jù)選擇器輸入端；加法器II輸出端連接數(shù)據(jù)選擇器 輸入端；計數(shù)器輸出端與D觸發(fā)器VDI輸入端連接，D觸發(fā)器VDI輸出端連接加法器III、移位寄 存器I輸入端和數(shù)據(jù)選擇器控制端；加法器III輸出端連接移位寄存器II輸入端，移位寄存 器II輸出端連接減法器輸入端；移位寄存器I輸出端連接加法器II輸入端。
[0049] 實施例2 :如圖1-7所示，一種基于FPGA的光柵細(xì)分裝置，包括輸入信號1、差分放 大電路I 2、差分放大電路II 3、絕對值電路I 4、絕對值電路II 5、比較器I 6、模擬選擇器 7、比較器II 8、過零比較電路I 9、過零比較電路II 10、跟隨電路11、A/D轉(zhuǎn)換電路12、FPGA 器件13 ;
[0050] 其中，F(xiàn)PGA器件13輸出信號控制A/D轉(zhuǎn)換電路12的時鐘和片選端；
[0051] 輸入信號1經(jīng)過差分放大電路I 2、差分放大電路II 3后：經(jīng)過過零比較電路I 9、 過零比較電路II 10生成2位電平信號；同時經(jīng)過絕對值電路I 4、絕對值電路II 5得到絕對 值信號：絕對值信號經(jīng)過比較器II 8得到1位電平信號，絕對值信號同時經(jīng)過比較器I 6、 模擬選擇器7、跟隨電路11、A/D轉(zhuǎn)換電路12將讀數(shù)頭輸出的正弦信號每個周期分成8個 線性區(qū)間并對8個區(qū)間逐個進行精細(xì)分得到8位電平信號；
[0052] 3位電平信號、8位電平信號同時輸入至FPGA器件13。
[0053] 實施例3 :如圖1-7所示，一種基于FPGA的光柵細(xì)分裝置，采用碼盤線數(shù)為512,碼 盤將其固定在電機的軸上，碼盤相對讀數(shù)頭運動，主要用于高精度角度測量。此裝置包括前 置信號處理電路和FPGA器件。前置信號處理電路主要包括差分放大電路、絕對值電路、比 較器、模擬選擇器、過零比較電路、跟隨電路、A/D轉(zhuǎn)換電路。FPGA器件讀取前置信號處理得 到的電平信號SIGNAL1、SIGNAL2、SIGNAL3和D0-D7。FPGA內(nèi)部的片上可編程邏輯電路包括 A/D控制模塊、數(shù)據(jù)緩沖模塊、8細(xì)分模塊、綜合數(shù)據(jù)處理模塊。
[0054] 所述前置信號處理電路主要包括差分放大電路、絕對值電路、比較器、模擬選擇 器、過零比較電路、跟隨電路、A/D轉(zhuǎn)換電路。其中的差分放大電路采用了差分放大電路 OPA2132對原始信號進行差分放大和濾波，該放大電路具有很高的寬帶和轉(zhuǎn)換速率，可滿足 較高頻率信號的要求。其中的絕對值電路采用運放OPA4132,該絕對值電路具有響應(yīng)速度 快，信號失真小。其中的比較器和過零比較電路采用了低功耗比較器LM219和LM211，通過 正反饋引起微小滯回，加速比較器翻轉(zhuǎn)速度，消除電平在跳變時干擾。比較器LM219和2個 過零比較電路構(gòu)成8細(xì)分電路模塊，當(dāng)它們輸出信號電平即SIGNAL1、SIGNAL2、SIGNAL3L按 100-101-111-110-010-011-001-000-100順序變化一次表示光柵正向移動1/8柵距。當(dāng)它 們輸出信號電平按000-001-011-010-110-111-101-100-000順序變化一次表示光柵反向 移動1/8個柵距。其中比較器LM211和模擬選擇器AD7502構(gòu)成多路選擇作用，主要根據(jù)輸 入信號I sin0 |、I eos0 I的幅度大小來決定其輸出到下一級路端口。其中的跟隨電路選 用OPA2132構(gòu)成跟隨電路，使輸入阻抗高，輸出阻抗低，增強信號驅(qū)動能力，跟隨電路的輸 出使用雙二極管鉗位，避免電壓過高對后面A/D轉(zhuǎn)換電路造成損害。其中A/D轉(zhuǎn)換電路采 用高速模擬轉(zhuǎn)換芯片TLV5510及相關(guān)匹配器件組成，該電路巧妙完成了對正、弦信號在1/8 周期內(nèi)構(gòu)造線性度很好的正余切函數(shù)轉(zhuǎn)換和A/D幅值采樣，避免了復(fù)雜且耗時的除法電路 完成精細(xì)分。A/D轉(zhuǎn)換輸出的數(shù)據(jù)很好地完成了 1/8個周期的精細(xì)分，其精細(xì)分?jǐn)?shù)據(jù)為輸出 數(shù)據(jù)D0-D7。
[0055] 所述的FPGA器件內(nèi)部的片上可編程邏輯電路包括A/D控制模塊、數(shù)據(jù)緩沖模塊、8 細(xì)分模塊、綜合數(shù)據(jù)處理模塊。其中的A/D控制模塊通過輸出接口與A/D轉(zhuǎn)換電路控制端 相連，輸出控制A/D芯片TLV5510的控制信號AD_CON。其中的數(shù)據(jù)緩沖模塊以接收A/D芯 片TLV5510輸出的數(shù)據(jù)D0-D7,緩沖并輸出8位的數(shù)據(jù)AD_ANG至綜合數(shù)據(jù)處理模塊。其中 的 8 細(xì)分模塊根據(jù)信號電平 SIGNAL1、SIGNAL2、SIGNAL3 按 100-101-111-110-010-011-001-000-100順序變化一次表示光柵正向移動1/8柵距，進行加計數(shù)。8細(xì)分模塊根據(jù)信號電平 SIGNAL1、SIGNAL2、SIGNAL3 按 000-001-011-010-110-111-101-100-000 順序變化一次表示 光柵反向移動1/8個柵距，進行減計數(shù)。因為采用碼盤線數(shù)為512時，則有512個光柵柵距。 8細(xì)分模塊輸出數(shù)據(jù)ANG_8最大值為512 X 8=4096,其二進制數(shù)據(jù)寬度為12位，故將數(shù)據(jù)寬 度取12位。其中的綜合數(shù)據(jù)處理模塊根據(jù)8細(xì)分模塊輸出數(shù)據(jù)ANG_8為奇數(shù)時，綜合數(shù)據(jù) 處理模塊輸出數(shù)據(jù)紀(jì)犯_：0虹=(11'犯_8+1)￥256-1￡ 1_1(^1。綜合數(shù)據(jù)處理模塊根據(jù)8 細(xì)分模塊輸出數(shù)據(jù)ANG_8為偶數(shù)時，綜合數(shù)據(jù)處理模塊輸出數(shù)據(jù)ANG_DAT=ANG_8 X 256+AD_ ANG。綜合數(shù)據(jù)處理模塊輸出數(shù)據(jù)ANG_DAT的最大值對應(yīng)二進制的數(shù)據(jù)寬度21位，故將數(shù) 據(jù)寬度取21位。因為采用碼盤線數(shù)為512,又因為每個周期正弦信號細(xì)分倍數(shù)為2048,所 謂0 以轉(zhuǎn)動角度的計算公式為胃，ANG_E)AT。 512x2048
[0056] 實施例4 :如圖1-7所示，一種基于FPGA的光柵細(xì)分裝置，采用光柵線數(shù)為50線對 /_的光柵尺，光柵尺固定在待測物上，讀數(shù)頭相對光柵尺運動，主要用于高精度長度測量。 此裝置主要由前置信號處理電路和FPGA器件連接而成。前置信號處理電路主要包括差分 放大電路、絕對值電路、比較器、模擬選擇器、過零比較電路、跟隨電路、A/D轉(zhuǎn)換電路。FPGA 器件讀取前置信號處理得到的電平信號SIGNAL1、SIGNAL2、SIGNAL3和D0-D7。FPGA內(nèi)部的 片上可編程邏輯電路分別為A/D控制模塊、數(shù)據(jù)緩沖模塊、8細(xì)分模塊、綜合數(shù)據(jù)處理模塊。
[0057] 所述前置信號處理電路主要包括差分放大電路、絕對值電路、比較器、模擬選擇 器、過零比較電路、跟隨電路、A/D轉(zhuǎn)換電路。其中的差分放大電路采用了差分放大電路 OPA2132對原始信號進行差分放大和濾波，該放大電路具有很高的寬帶和轉(zhuǎn)換速率，可滿足 較高頻率信號的要求。其中的絕對值電路采用運放OPA