4132,該絕對值電路具有響應(yīng)速度 快，信號失真小。其中的比較器和過零比較電路采用了低功耗比較器LM219和LM211，通過 正反饋引起微小滯回，加速比較器翻轉(zhuǎn)速度，消除電平在跳變時干擾。比較器LM219和2個 過零比較電路構(gòu)成8細(xì)分電路模塊，當(dāng)它們輸出信號電平即SIGNAL1、SIGNAL2、SIGNAL3L按 100-101-111-110-010-011-001-000-100順序變化一次表示光柵正向移動1/8柵距。當(dāng)它 們輸出信號電平按000-001-011-010-110-111-101-100-000順序變化一次表示光柵反向 移動1/8個柵距。其中比較器LM211和模擬選擇器AD7502構(gòu)成多路選擇作用，主要根據(jù)輸 入信號I sin0 |、I eos0 I的幅度大小來決定其輸出到下一級路端口。其中的跟隨電路選 用OPA2132構(gòu)成跟隨電路，使輸入阻抗高，輸出阻抗低，增強信號驅(qū)動能力，跟隨電路的輸 出使用雙二極管鉗位，避免電壓過高對后面A/D轉(zhuǎn)換電路造成損害。其中A/D轉(zhuǎn)換電路采 用高速模擬轉(zhuǎn)換芯片TLV5510及相關(guān)匹配器件組成，該電路巧妙完成了對正、弦信號在1/8 周期內(nèi)構(gòu)造線性度很好的正余切函數(shù)轉(zhuǎn)換和A/D幅值采樣，避免了復(fù)雜且耗時的除法電路 完成精細(xì)分。A/D轉(zhuǎn)換輸出的數(shù)據(jù)很好地完成了 1/8個周期的精細(xì)分，其精細(xì)分?jǐn)?shù)據(jù)為輸出 數(shù)據(jù)D0-D7。
[0058] 所述的FPGA器件內(nèi)部的片上可編程邏輯電路包括A/D控制模塊、數(shù)據(jù)緩沖模塊、8 細(xì)分模塊、綜合數(shù)據(jù)處理模塊。其中的A/D控制模塊通過輸出接口與A/D轉(zhuǎn)換電路控制端 相連，輸出控制A/D芯片TLV5510的控制信號AD_CON。其中的數(shù)據(jù)緩沖模塊以接收A/D芯 片TLV5510輸出的數(shù)據(jù)D0-D7,緩沖并輸出8位的數(shù)據(jù)AD_LEN至綜合數(shù)據(jù)處理模塊。其中 的 8 細(xì)分模塊根據(jù)信號電平 SIGNAL1、SIGNAL2、SIGNAL3 按 100-101-111-110-010-011-001 -000-100順序變化一次表示光柵正向移動1/8柵距，進(jìn)行加計數(shù)。8細(xì)分模塊根據(jù)信號電 平 SIGNAL1、SIGNAL2、SIGNAL3 按 000-001-011-010-110-111-101-100-000 順序變化一次表 示光柵反向移動1/8個柵距，進(jìn)行減計數(shù)。因為采用柵線數(shù)為50線對/mm的光柵尺，其光 柵柵距為0. 02mm，則8細(xì)分模塊輸出數(shù)據(jù)LEN_8最大值為50 X 8=400,其二進(jìn)制數(shù)據(jù)寬度 為9位，故將數(shù)據(jù)寬度取9位。其中的綜合數(shù)據(jù)處理模塊根據(jù)8細(xì)分模塊輸出數(shù)據(jù)LEN_8 為奇數(shù)時，綜合數(shù)據(jù)處理模塊輸出數(shù)據(jù)LEN_DAT=CLEN_8+l：)x256-AD_LEN-1。綜合數(shù) 據(jù)處理模塊根據(jù)8細(xì)分模塊輸出數(shù)據(jù)LEN _8為偶數(shù)時，綜合數(shù)據(jù)處理模塊輸出數(shù)據(jù)LEN_ DAT= LEN_8x 256+AD_LEN。綜合數(shù)據(jù)處理模塊輸出數(shù)據(jù)LEN_DAT的最大值對應(yīng)二進(jìn)制的 數(shù)據(jù)寬度17位，故將數(shù)據(jù)寬度取17位。因為采用柵線數(shù)為50線對/mm的光柵尺，其光柵 柵距為0. 02mm，又因為每個周期正弦信號細(xì)分倍數(shù)為2048,所以光柵運動位移計算公式為 02mmX-LEN DAT0 2048 -
[0059] 上面結(jié)合附圖對本實用新型的【具體實施方式】作了詳細(xì)說明，但是本實用新型并不 限于上述實施方式，在本領(lǐng)域普通技術(shù)人員所具備的知識范圍內(nèi)，還可以在不脫離本實用 新型宗旨的前提下作出各種變化。
【主權(quán)項】
1. 一種基于FPGA的光柵細(xì)分裝置，其特征在于；包括輸入信號（1)、差分放大電路I (2)、差分放大電路II (3)、絕對值電路I (4)、絕對值電路II (5)、比較器I (6)、模擬選擇器 (7)、比較器II (8)、過零比較電路I (9)、過零比較電路II (10)、跟隨電路（11)、A/D轉(zhuǎn)換電 路（12)、FPGA 器件（13); 其中，F(xiàn)PGA器件（13)輸出信號控制A/D轉(zhuǎn)換電路（12)的時鐘和片選端； 輸入信號（1)經(jīng)過差分放大電路I (2)、差分放大電路II (3)后；經(jīng)過過零比較電路I (9 )、過零比較電路II (10 )生成2位電平信號；同時經(jīng)過絕對值電路I (4)、絕對值電路II (5)得到絕對值信號：絕對值信號經(jīng)過比較器II (8)得到1位電平信號，絕對值信號同時經(jīng) 過比較器I (6)、模擬選擇器（7)、跟隨電路（11)、A/D轉(zhuǎn)換電路（12)將讀數(shù)頭輸出的正弦信 號每個周期分成8個線性區(qū)間并對8個區(qū)間逐個進(jìn)行精細(xì)分得到8位電平信號； 3位電平信號、8位電平信號同時輸入至FPGA器件（13 )。
2. 根據(jù)權(quán)利要求1所述的基于FPGA的光柵細(xì)分裝置，其特征在于：所述FPGA器件（13) 包括A/D控制模塊、數(shù)據(jù)緩沖模塊、8細(xì)分模塊、綜合數(shù)據(jù)處理模塊；其中A/D控制模塊通過 輸出接口與A/D轉(zhuǎn)換電路（12 )控制端相連，A/D轉(zhuǎn)換電路（12 )通過FPGA器件（13 )的輸 入接口與數(shù)據(jù)緩沖模塊相連，比較器（8)、過零比較電路I (9)和過零比較電路II (10)通過 FPGA器件（13)的輸入接口與8細(xì)分模塊相連，數(shù)據(jù)緩沖模塊、8細(xì)分模塊再與綜合數(shù)據(jù)處 理模塊相連，綜合數(shù)據(jù)處理模塊與FPGA器件（13)輸出接口相連。
3. 根據(jù)權(quán)利要求1所述的基于FPGA的光柵細(xì)分裝置，其特征在于：所述A/D模塊為鎖 相環(huán)化L電路；其中鎖相環(huán)化L電路的頻率輸出端連接A/D轉(zhuǎn)換電路（12)控制端。
4. 根據(jù)權(quán)利要求2所述的基于FPGA的光柵細(xì)分裝置，其特征在于：所述數(shù)據(jù)緩沖模塊 包括D觸發(fā)器I和D觸發(fā)器II ;其中A/D轉(zhuǎn)換電路（12)輸出端與D觸發(fā)器I的輸入端相連， D觸發(fā)器I的輸出端連接D觸發(fā)器II的輸入端，D觸發(fā)器II的輸出端與綜合數(shù)據(jù)處理模塊輸 入端連接。
5. 根據(jù)權(quán)利要求2所述的基于FPGA的光柵細(xì)分裝置，其特征在于：所述8細(xì)分模塊包 括D觸發(fā)器III、D觸發(fā)器IV、數(shù)值比較器I、D觸發(fā)器V、D觸發(fā)器VI、數(shù)值比較器II和計數(shù) 器；其中3位電平信號依次緩存到D觸發(fā)器III、D觸發(fā)器IV ;數(shù)值比較器I比較D觸發(fā)器III、 D觸發(fā)器IV的緩存值輸出2路電平信號到D觸發(fā)器V ;2路電平信號依次緩存到D觸發(fā)器V 和D觸發(fā)器VI ;數(shù)值比較器II比較D觸發(fā)器V和D觸發(fā)器VI的緩存電平信號輸出控制信號 至計數(shù)器；計數(shù)器輸出端與綜合數(shù)據(jù)處理模塊輸入端連接。
6. 根據(jù)權(quán)利要求2所述的基于FPGA的光柵細(xì)分裝置，其特征在于：所述綜合數(shù)據(jù)處理 模塊包括D觸發(fā)器W、D觸發(fā)器W、加法器I、加法器II、加法器III、移位寄存器I、移位寄存 器II、減法器和數(shù)據(jù)選擇器；其中D觸發(fā)器II的輸出端與D觸發(fā)器W輸入端連接，D觸發(fā)器 W輸出端連接加法器I和加法器II輸入端；加法器I輸出端連接減法器輸入端，減法器輸 出端連接數(shù)據(jù)選擇器輸入端；加法器II輸出端連接數(shù)據(jù)選擇器輸入端；計數(shù)器輸出端與D 觸發(fā)器W輸入端連接，D觸發(fā)器W輸出端連接加法器III、移位寄存器I輸入端和數(shù)據(jù)選擇器 控制端；加法器III輸出端連接移位寄存器II輸入端，移位寄存器II輸出端連接減法器輸入 端；移位寄存器I輸出端連接加法器II輸入端。
【專利摘要】本實用新型涉及一種基于FPGA的光柵細(xì)分裝置，屬于光柵細(xì)分處理技術(shù)領(lǐng)域。本實用新型FPGA器件輸出信號控制A/D轉(zhuǎn)換電路的時鐘和片選端；輸入信號經(jīng)過差分放大電路Ⅰ、差分放大電路Ⅱ后：經(jīng)過過零比較電路Ⅰ、過零比較電路Ⅱ生成2位電平信號；同時經(jīng)過絕對值電路Ⅰ、絕對值電路Ⅱ得到絕對值信號：絕對值信號經(jīng)過比較器Ⅱ得到1位電平信號，絕對值信號同時經(jīng)過比較器Ⅰ、模擬選擇器、跟隨電路、A/D轉(zhuǎn)換電路將讀數(shù)頭輸出的正弦信號每個周期分成8個線性區(qū)間并對8個區(qū)間逐個進(jìn)行精細(xì)分得到8位電平信號。本實用新型加快了細(xì)分?jǐn)?shù)據(jù)處理算法的運算速度，克服單片機和DSP導(dǎo)致的運算速度慢的缺點，提高了細(xì)分倍數(shù)。
【IPC分類】G01D5-34
【公開號】CN204373670
【申請?zhí)枴緾N201420848443
【發(fā)明人】李彬華, 丁旭
【申請人】昆明理工大學(xué)
【公開日】2015年6月3日
【申請日】2014年12月29日