定至對(duì)應(yīng)于數(shù)據(jù)“11”，以擦除儲(chǔ)存于目標(biāo)存儲(chǔ)單元MC中的內(nèi)容值。也就是說，針對(duì)存儲(chǔ)單元閾值電壓已被編程至對(duì)應(yīng)于數(shù)據(jù)“10”、“00”或“01”的電壓區(qū)間的目標(biāo)存儲(chǔ)單元MC，集成電路200可透過擦除操作將目標(biāo)存儲(chǔ)單元MC的存儲(chǔ)單元閾值電壓還原至未編程時(shí)所對(duì)應(yīng)的數(shù)據(jù)“11”的電壓區(qū)間。然上述的例示并不用以限定本發(fā)明，擦除電路216亦可以其它形式的存儲(chǔ)器擦除電路來實(shí)現(xiàn)。
[0138]請(qǐng)參考圖15，其繪示依據(jù)本發(fā)明的另一實(shí)施例的集成電路300的電路圖。此實(shí)施例與前一實(shí)施例的主要不同在于，集成電路300更包括編程電路318。編程電路318包括第五晶體管M5、第六晶體管M6、第七晶體管M7以及第八晶體管M8。第五晶體管M5具有第一端、第二端以及第三端。第五晶體管M5的第一端接收第一數(shù)據(jù)電壓(圖15中以V(N3)表示)，第五晶體管M5的第二端耦接于第七節(jié)點(diǎn)N7，第五晶體管M5的第三端接收反相的第一數(shù)據(jù)電壓(圖15中以V(M)表示)。第六晶體管M6具有第一端、第二端以及第三端。第六晶體管M6的第一端接收第二數(shù)據(jù)電壓(圖15中以V(N5)表示)，第六晶體管M6的第二端耦接于第七節(jié)點(diǎn)N7，第六晶體管M6的第三端接收反相的第二數(shù)據(jù)電壓(圖15中以V(N6)表示)。第七晶體管M7具有第一端、第二端以及第三端。第七晶體管M7的第一端接收第一數(shù)據(jù)電壓(圖15中以V(N3)表示)，第七晶體管M7的第二端耦接于第七節(jié)點(diǎn)N7，第七晶體管M7的第三端接收反相的第二數(shù)據(jù)電壓(圖15中以V(N6)表示)。第八晶體管M8具有第一端、第二端以及接收編程控制訊號(hào)PC的第三端，第八晶體管M8的第一端以及第二端分別耦接于第七節(jié)點(diǎn)N7以及第二節(jié)點(diǎn)N2。
[0139]本發(fā)明實(shí)施例更提出一種存儲(chǔ)器的操作方法。此操作方法包括以下步驟。首先，提供一集成電路，此集成電路包括第一數(shù)據(jù)驅(qū)動(dòng)電路以及傳輸晶體管，第一數(shù)據(jù)驅(qū)動(dòng)電路耦接第一節(jié)點(diǎn)，用以輸出第一數(shù)據(jù)電壓至第一節(jié)點(diǎn)，第一節(jié)點(diǎn)的電壓電平包括第一電平以及第二電平，傳輸晶體管耦接于第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間，第二節(jié)點(diǎn)的電壓電平為第三電平或第四電平。接著，當(dāng)傳輸晶體管接收偏壓電平且第一節(jié)點(diǎn)的電壓電平為第一電平時(shí)，傳輸晶體管使第二節(jié)點(diǎn)的電壓電平被設(shè)定為第三電平，第三電平系接近或?qū)嵸|(zhì)上等于第一電平。當(dāng)傳輸晶體管接收偏壓電平且第一節(jié)點(diǎn)的電壓電平為第二電平時(shí)，第二節(jié)點(diǎn)的電壓電平系獨(dú)立于第一節(jié)點(diǎn)NI的電壓電平。
[0140]綜上所述，本發(fā)明實(shí)施例的集成電路的傳輸晶體管于接收一偏壓電平時(shí)，相當(dāng)于只能將特定的數(shù)字值傳輸至另一節(jié)點(diǎn)。將此特性應(yīng)用于集成電路的編程驗(yàn)證操作，可簡(jiǎn)單且有效地避免驗(yàn)證誤判的發(fā)生。
[0141]雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【主權(quán)項(xiàng)】
1.一種存儲(chǔ)器的集成電路，包括: 一第一數(shù)據(jù)驅(qū)動(dòng)電路，I禹接一第一節(jié)點(diǎn)，用以輸出一第一數(shù)據(jù)電壓至該第一節(jié)點(diǎn)，該第一節(jié)點(diǎn)的電壓電平包括一第一電平以及一第二電平；以及 一傳輸晶體管，耦接于該第一節(jié)點(diǎn)與一第二節(jié)點(diǎn)之間，該第二節(jié)點(diǎn)的電壓電平為一第三電平或一第四電平； 其中，當(dāng)該傳輸晶體管接收一偏壓電平且該第一節(jié)點(diǎn)的電壓電平為該第一電平時(shí)，該傳輸晶體管使該第二節(jié)點(diǎn)的電壓電平被設(shè)定為該第三電平，該第三電平系接近或等于該第一電平，當(dāng)該傳輸晶體管接收該偏壓訊號(hào)且該第一節(jié)點(diǎn)的電壓電平為該第二電平時(shí)，該第二節(jié)點(diǎn)的電壓電平系獨(dú)立于該第一節(jié)點(diǎn)的電壓電平。
2.根據(jù)權(quán)利要求1所述的集成電路，其中該第一數(shù)據(jù)驅(qū)動(dòng)電路包括: 一第一閂鎖器，用以儲(chǔ)存該第一數(shù)據(jù)電壓于一第三節(jié)點(diǎn)，并儲(chǔ)存反相的該第一數(shù)據(jù)電壓于一第四節(jié)點(diǎn)； 一第一晶體管，具有一第一端、一第二端以及接收一第一控制訊號(hào)的一第三端，該第一晶體管的該第一端以及該第二端分別稱接于該第三節(jié)點(diǎn)與該第一節(jié)點(diǎn)，當(dāng)該第一控制訊號(hào)為致能，儲(chǔ)存于該第三節(jié)點(diǎn)的該第一數(shù)據(jù)電壓被輸出至該第一節(jié)點(diǎn)；以及 一第二晶體管，具有一第一端、一第二端以及接收一第二控制訊號(hào)的一第三端，該第二晶體管的該第一端以及該第二端分別耦接于該第四節(jié)點(diǎn)與該第一節(jié)點(diǎn)，當(dāng)該第二控制訊號(hào)為致能，儲(chǔ)存于該第四節(jié)點(diǎn)的反相的該第一數(shù)據(jù)電壓被輸出至該第一節(jié)點(diǎn)。
3.根據(jù)權(quán)利要求1所述的集成電路，更包括一感測(cè)電路，受控于該第二節(jié)點(diǎn)的電壓電平，并耦接于該第二節(jié)點(diǎn)； 其中，當(dāng)該第二節(jié)點(diǎn)的電壓電平為該第四電平，該感測(cè)電路產(chǎn)生一電流路徑而使該第一節(jié)點(diǎn)的電壓電平被設(shè)定為該第一電平，當(dāng)該第二節(jié)點(diǎn)的電壓電平為該第三電平，該感測(cè)電路中斷該電流路徑。
4.根據(jù)權(quán)利要求3所述的集成電路，更包括一第二數(shù)據(jù)驅(qū)動(dòng)電路，耦接于該第一節(jié)點(diǎn)，用以輸出一第二數(shù)據(jù)電壓至該第一節(jié)點(diǎn)。
5.根據(jù)權(quán)利要求1所述的集成電路，其中該偏壓訊號(hào)的大小介于該傳輸晶體管的一個(gè)閾值電壓至兩個(gè)閾值電壓之間。
6.—種存儲(chǔ)器的集成電路,包括: 一第一數(shù)據(jù)驅(qū)動(dòng)電路，I禹接一第一節(jié)點(diǎn)，用以輸出一第一數(shù)據(jù)電壓至該第一節(jié)點(diǎn)，該第一節(jié)點(diǎn)的邏輯電平包括一第一邏輯電平以及一第二邏輯電平；以及 一傳輸晶體管，耦接于該第一節(jié)點(diǎn)與一第二節(jié)點(diǎn)之間，該第二節(jié)點(diǎn)的邏輯電平為一第三邏輯電平或一第四邏輯電平； 其中，當(dāng)該傳輸晶體管接收一偏壓電平且該第一節(jié)點(diǎn)的邏輯電平為該第一邏輯電平時(shí)，該傳輸晶體管使該第二節(jié)點(diǎn)的邏輯電平被設(shè)定為該第三邏輯電平，該第三邏輯電平系接近或等于該第一邏輯電平，當(dāng)該傳輸晶體管接收該偏壓訊號(hào)且該第一節(jié)點(diǎn)的邏輯電平為該第二邏輯電平時(shí)，該第二節(jié)點(diǎn)的邏輯電平系獨(dú)立于該第一節(jié)點(diǎn)的邏輯電平。
7.一種集成電路的操作方法，包括: 提供一集成電路，該集成電路包括一第一數(shù)據(jù)驅(qū)動(dòng)電路以及一傳輸晶體管，其中該第一數(shù)據(jù)驅(qū)動(dòng)電路耦接一第一節(jié)點(diǎn)，用以輸出一第一數(shù)據(jù)電壓至該第一節(jié)點(diǎn)，該第一節(jié)點(diǎn)的電壓電平包括一第一電平以及一第二電平，該傳輸晶體管耦接于該第一節(jié)點(diǎn)與一第二節(jié)點(diǎn)之間，該第二節(jié)點(diǎn)的電壓電平為一第三電平或一第四電平； 當(dāng)該傳輸晶體管接收一偏壓訊號(hào)且該第一節(jié)點(diǎn)的電壓電平為該第一電平時(shí)，該傳輸晶體管使該第二節(jié)點(diǎn)的電壓電平被設(shè)定為該第三電平，該第三電平系接近或等于該第一電平；以及 當(dāng)該傳輸晶體管接收該偏壓訊號(hào)且該第一節(jié)點(diǎn)的電壓電平為該第二電平時(shí)，該第二節(jié)點(diǎn)系獨(dú)立于該第一節(jié)點(diǎn)的電壓電平。
8.根據(jù)權(quán)利要求7所述的操作方法，其中該集成電路更包括一第二數(shù)據(jù)驅(qū)動(dòng)電路，該第二數(shù)據(jù)驅(qū)動(dòng)電路耦接于該第一節(jié)點(diǎn)，該操作方法更包括: 通過該第二數(shù)據(jù)驅(qū)動(dòng)電路輸出一第二數(shù)據(jù)電壓至該第一節(jié)點(diǎn)。
9.根據(jù)權(quán)利要求8所述的操作方法，其中該第二節(jié)點(diǎn)透過一位線耦接至一目標(biāo)存儲(chǔ)單元，該操作方法更包括: 在一編程驗(yàn)證操作的一設(shè)定時(shí)間區(qū)段內(nèi)，提供該偏壓訊號(hào)至該傳輸晶體管，并提供一驗(yàn)證電壓至該目標(biāo)存儲(chǔ)單元，以選擇性地對(duì)該第二節(jié)點(diǎn)放電； 其中，該驗(yàn)證電壓對(duì)應(yīng)于一驗(yàn)證數(shù)據(jù)，當(dāng)該第一數(shù)據(jù)驅(qū)動(dòng)電路與該第二數(shù)據(jù)驅(qū)動(dòng)電路所儲(chǔ)存的該第一數(shù)據(jù)電壓以及該第二數(shù)據(jù)電壓所對(duì)應(yīng)的一組儲(chǔ)存數(shù)據(jù)與該驗(yàn)證電壓所對(duì)應(yīng)的該驗(yàn)證數(shù)據(jù)相符，設(shè)定該第一節(jié)點(diǎn)的電壓電平為該第二電平； 其中，當(dāng)該第一數(shù)據(jù)電壓以及該第二數(shù)據(jù)電壓所對(duì)應(yīng)的該組儲(chǔ)存數(shù)據(jù)與該驗(yàn)證電壓所對(duì)應(yīng)的該驗(yàn)證數(shù)據(jù)不相符，設(shè)定該第一節(jié)點(diǎn)的電壓電平為該第一電平。
10.根據(jù)權(quán)利要求7所述的操作方法，其中該偏壓訊號(hào)的大小介于該傳輸晶體管的一個(gè)閾值電壓至兩個(gè)閾值電壓之間。
【專利摘要】本發(fā)明公開了一種存儲(chǔ)器的集成電路及其操作方法，該存儲(chǔ)器的集成電路包括第一數(shù)據(jù)驅(qū)動(dòng)電路以及傳輸晶體管。第一數(shù)據(jù)驅(qū)動(dòng)電路耦接第一節(jié)點(diǎn)。第一節(jié)點(diǎn)的電壓電平包括第一電平以及第二電平。傳輸晶體管耦接于第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間。第二節(jié)點(diǎn)的電壓電平為第三電平或第四電平。當(dāng)傳輸晶體管接收偏壓電平且第一節(jié)點(diǎn)的電壓電平為第一電平時(shí)，傳輸晶體管使第二節(jié)點(diǎn)的電壓電平被設(shè)定為第三電平，第三電平系接近或?qū)嵸|(zhì)上等于第一電平。當(dāng)傳輸晶體管接收偏壓電平且第一節(jié)點(diǎn)的電壓電平為第二電平時(shí)，第二節(jié)點(diǎn)的電壓電平系獨(dú)立于第一節(jié)點(diǎn)的電壓電平。
【IPC分類】G11C16-10, G11C16-26, G11C16-14
【公開號(hào)】CN104616692
【申請(qǐng)?zhí)枴緾N201310541988
【發(fā)明人】陳重光
【申請(qǐng)人】旺宏電子股份有限公司
【公開日】2015年5月13日
【申請(qǐng)日】2013年11月5日