本申請要求于2015年10月19日提交的美國申請第14/886,663號的優(yōu)先權(quán)，該美國申請根據(jù)35U.S.C.119(e)要求于2014年10月21日提交的美國臨時專利申請序列號第62/066,770號的優(yōu)先權(quán)權(quán)益，這兩個美國申請通過引用被全部并入本文。

技術(shù)領(lǐng)域

本公開大體上涉及半導體存儲器，并且更具體地涉及非易失性靜態(tài)隨機存取存儲器(nvSRAM)及其操作方法，該非易失性靜態(tài)隨機存取存儲器包括具有數(shù)量減少的晶體管的nvSRAM單元。

背景

計算機系統(tǒng)和便攜式電子設(shè)備(諸如平板電腦和智能手機)需要大容量、高速的易失性和非易失性數(shù)據(jù)存儲。當前類型的半導體存儲器使用專門的易失性和非易失性技術(shù)的組合。一種類型的易失性存儲器為靜態(tài)隨機存取存儲器(SRAM)，其通常使用雙穩(wěn)態(tài)晶體管觸發(fā)器或鎖存電路來實現(xiàn)。詞語“靜態(tài)”表明只要保持施加電力則存儲器保留其內(nèi)容?！半S機存取”意味著存儲器中的位置可以以任意順序被寫入或被讀取，無論最后被訪問的存儲器位置如何。SRAM提供的優(yōu)勢包括可靠性和存儲的數(shù)據(jù)的快速讀取和寫入，但保留在SRAM單元中的數(shù)據(jù)是易失性的。電源的中斷會導致SRAM單元中的數(shù)據(jù)丟失。

非易失性SRAM(nvSRAM)包括SRAM單元，該SRAM單元與兩個或更多個的非易失性存儲器晶體管耦合以在電力中斷的情況下存儲寫入到SRAM單元的數(shù)據(jù)。非易失性存儲器晶體管可以以不同的方式實現(xiàn)，例如使用硅氧化物氮化物氧化物硅(SONOS)晶體管或浮柵晶體管，其中所存儲的電荷改變晶體管的閾值電壓。

當前的nvSRAM電路的一個缺點是它們有限的密度和相對大的存儲單元的大小，每個nvSRAM單元通常包括12個或更多個晶體管。

因此，需要克服傳統(tǒng)NVL單元架構(gòu)的不足的非易失性鎖存器。

概述

提供了一種包括nvSRAM單元陣列的存儲器及其操作方法。每個nvSRAM單元包括易失性電荷存儲電路和非易失性電荷存儲電路。易失性電荷存儲電路可以包括交叉耦合靜態(tài)隨機存取存儲器(SRAM)鎖存器。非易失性電荷存儲電路一般包括或由確切地一個非易失性存儲器(NVM)元件、耦合至NVM元件的第一晶體管、耦合至NVM的第二晶體管以及第三晶體管組成，數(shù)據(jù)真值(data true)通過該第一晶體管被耦合至易失性電荷存儲電路，數(shù)據(jù)補碼(data complement)通過該第二晶體管被耦合至易失性電荷存儲電路，NVM元件通過第三晶體管耦合至正電壓電源線(VCCT)。

在一個實施方式中，第一晶體管耦合至NVM元件的第一節(jié)點，第二晶體管耦合至NVM元件的第二節(jié)點以及第三晶體管耦合第一節(jié)點和VCCT。還公開了其它實施方式。

在另一個實施方式中，非易失性電荷存儲電路的第三晶體管耦合在VCCT和NVM元件的第一節(jié)點之間，第一晶體管和第二晶體管耦合至NVM元件的第二節(jié)點。

NVM元件可以包括或由確切地一個硅氧化物氮化物氧化物硅(SONOS)晶體管或確切地一個多晶硅浮柵晶體管組成。

附圖簡述

從以下的詳細描述以及從附圖和以下提供的所附權(quán)利要求中，本發(fā)明的實施方式將得到更完整的理解，其中：

圖1是根據(jù)本公開的實施方式的非易失性靜態(tài)隨機存取存儲器(nvSRAM)單元的示意圖；

圖2是根據(jù)本公開的另一個實施方式的nvSRAM單元的示意圖；

圖3是示出了根據(jù)本公開的用于存儲操作的方法的實施方式的流程圖；

圖4是根據(jù)本公開的實施方式的用于描述與nvSRAM單元相關(guān)聯(lián)的存儲操作的時序圖；

圖5是根據(jù)本公開的實施方式的包括箝位電路和nvSRAM單元的非易失性靜態(tài)隨機存取存儲器的一部分；

圖6是根據(jù)本公開的另一個實施方式的包括箝位電路和nvSRAM單元的非易失性靜態(tài)隨機存取存儲器的一部分；

圖7是示出了根據(jù)本公開的用于召回操作的方法的實施方式的流程圖；

圖8是根據(jù)本公開的實施方式的包括處理元件和nvSRAM單元的陣列的半導體存儲器的框圖。

詳細描述

本公開大體上針對半導體存儲器，并且更具體地針對包括易失性電荷存儲電路和非易失性電荷存儲電路的存儲器及其操作方法，該非易失性電荷存儲電路包括或由確切地一個非易失性存儲器(NVM)元件組成，操作方法對于每個召回操作將非反轉(zhuǎn)數(shù)據(jù)從非易失性電荷存儲電路召回。

在下面的描述中，為了解釋的目的，闡述了許多具體細節(jié)以提供對本發(fā)明的深入了解。但是，對本領(lǐng)域技術(shù)人員來說明顯的是，本發(fā)明可以在不包括這些具體細節(jié)的情況下來實現(xiàn)。在其他實例中，熟知的結(jié)構(gòu)和技術(shù)沒有詳細示出或以框圖的形式示出，以避免不必要地模糊對本描述的理解。

在描述中對“一個實施方式”或“實施方式”的引用是指關(guān)于實施方式描述的特定特征、結(jié)構(gòu)或特性被包括在本發(fā)明的至少一個實施方式中。短語“在一個實施方式中”在說明書的不同位置中的出現(xiàn)不必都指代相同的實施方式。本文所使用的術(shù)語耦合可包括直接電連接兩個或更多個組件或元件和通過一個或多個中間組件間接連接。

本文所使用的術(shù)語“在……之上”，“在……之下”，“在……之間”和“在……上”指的是一層相對于其他層的相對位置。因此，例如，被放置或布置在另一層之上或之下的一層可與其他層直接接觸或可具有一個或多個中間層。此外，被放置或布置在多個層之間的一層可與多個層直接接觸或可具有一個或多個中間層。相比之下，“在”第二層“上”的第一層與該第二層接觸。此外，一層相對于其他層的相對位置被提供，假設(shè)操作相對于初始基底放置、修改和移除薄膜，而不考慮基底的絕對定向。

現(xiàn)在將參考圖1描述非易失性靜態(tài)隨機存取存儲器(nvSRAM)單元100的第一實施方式，該非易失性靜態(tài)隨機存取存儲器(nvSRAM)單元100包括易失性電荷存儲電路102和非易失性電荷存儲電路104，該非易失性電荷存儲電路104包括或由確切地一個非易失性存儲器(NVM)元件106組成。

圖1示出了單個nvSRAM單元100，但應認識到，nvSRAM存儲器通常包括多個nvSRAM單元的陣列，其與下面更詳細描述的其他外圍電路一起集成到半導體芯片上以形成nvSRAM存儲器。此外，nvSRAM單元100通常包括多個晶體管，電容器和電阻器，它們不會都被顯示，因為對于本公開的nvSRAM單元及其操作的解釋或理解是不必要的。

對于NVM元件106，其意味著確切地一個硅氧化物氮化物氧化物硅(SONOS)晶體管、確切地一個浮柵MOS場效應晶體管(FGMOS)、或確切地一個鐵電隨機存取存儲器(FeRAM)裝置。NVM元件106可被耦合至NVM元件的柵極節(jié)點的控制信號VSE編程或擦除。

一般來說，SONOS晶體管包括形成于基底之上的柵極疊層。SONOS晶體管還包括在柵極疊層兩側(cè)形成于基底中的阱(well)中的源/漏極區(qū)，這定義了在柵極疊層下面的溝道區(qū)。柵極疊層包括氧化物隧道介電層、一個或多個氮化物或氮氧化物電荷捕獲層、頂部氧化物阻擋層和作為控制柵極的多晶硅(poly)或金屬層。當相對于基底或阱對柵極施加負偏壓時，在溝道區(qū)中積累的電荷被注入或隧穿隧道介電層并在電荷捕獲層中被捕獲，將閾值電壓(V_T)改變?yōu)樨撘詫⊿ONOS晶體管。

一般來說，F(xiàn)GMOS晶體管在結(jié)構(gòu)上與上面描述的SONOS晶體管類似，不同主要在于，F(xiàn)GMOS晶體管包括多晶硅(poly)浮柵，而不是氮化物或氮氧化物電荷捕獲層，該浮柵電容性地耦合到晶體管的控制柵極。與上面描述的SONOS晶體管類似，通過在控制柵極和阱終端之間施加合適的負偏壓能夠擦除FGMOS晶體管，以將電荷(空穴)注入浮柵，降低導通FGMOS所必需的閾值電壓V_T。

FeRAM是非易失性隨機存取存儲器技術(shù)，其使用鐵電層以實現(xiàn)非易失性。FeRAM的操作類似于閃存存儲器。通過給鐵電層兩側(cè)的板充電以在鐵電層上施加場，使內(nèi)部的原子處于“向上”或“向下”定向，從而存儲“1”或“0”，實現(xiàn)了寫入數(shù)據(jù)。

參考圖1，除了NVM元件106之外，非易失性電荷存儲電路104一般包括第一晶體管或正常編程晶體管108，通過該晶體管108易失性電荷存儲電路102中的數(shù)據(jù)真值節(jié)點(dt)耦合至NVM元件106的第一節(jié)點或終端，這里顯示為非易失性電荷存儲電路104中的數(shù)據(jù)真值節(jié)點(dt1)。正常編程晶體管108可以是任何合適的晶體管，包括雙極型、場效應晶體管(FET)或金屬氧化物半導體(MOSFET)，并在實施方式中所示是由控制信號(VNP)控制的N型FET，該控制信號(VNP)被施加到正常編程晶體管的柵極節(jié)點或終端以將易失性電荷存儲電路102中的數(shù)據(jù)真值節(jié)點(dt)耦合至NVM元件106的第一節(jié)點(數(shù)據(jù)真值節(jié)點(dt1))，以在存儲操作期間對NVM元件正常編程。

非易失性電荷存儲電路102還包括第二晶體管或召回晶體管110，通過該第二晶體管或召回晶體管110易失性電荷存儲電路102中的數(shù)據(jù)補碼節(jié)點(dc)耦合至NVM元件106的第二節(jié)點或終端，這里顯示為非易失性電荷存儲電路104中的數(shù)據(jù)補碼節(jié)點(dc1)。如同正常編程晶體管108一樣，召回晶體管110可以是任何合適的晶體管，并在實施方式中所示是由控制信號(VRCL)控制的NFET，該控制信號(VRCL)被施加到召回晶體管的柵極節(jié)點或終端以將易失性電荷存儲電路102中的數(shù)據(jù)補碼節(jié)點(dc)耦合至NVM元件106的第二節(jié)點(數(shù)據(jù)補碼節(jié)點(dc1))，以在召回操作期間將數(shù)據(jù)從NVM元件召回至易失性電荷存儲電路中。

非易失性電荷存儲電路104還包括耦合在非易失性電荷存儲電路104中的NVM元件106的第一節(jié)點(數(shù)據(jù)真值節(jié)點(dt1))和非易失性電荷存儲電路中的正電壓電源線(VCCT)之間的第三晶體管或批量編程晶體管112。批量編程晶體管112可以是任何合適的晶體管，并在實施方式中所示是由控制信號(VBP)控制的NFET，該控制信號(VBP)被施加到批量編程晶體管的柵極節(jié)點或終端以在批量編程操作期間將NVM元件106的第一節(jié)點(數(shù)據(jù)真值節(jié)點(dt1))耦合至VCCT。

參考圖1，易失性電荷存儲電路102一般包括交叉耦合靜態(tài)隨機存取存儲器(SRAM)鎖存器，其具有兩個穩(wěn)定狀態(tài)，并且只要電力被提供就能夠從外部環(huán)境接收數(shù)據(jù)位、保留數(shù)據(jù)位和將數(shù)據(jù)位傳送回外部環(huán)境。如果易失性電荷存儲電路102的電力被移除，則數(shù)據(jù)將丟失。易失性電荷存儲電路102通過將數(shù)據(jù)位存儲在非易失性電荷存儲電路104中并當電力恢復時將數(shù)據(jù)位召回到易失性電荷存儲電路102來防止數(shù)據(jù)位的丟失。

易失性電荷存儲電路102一般包括位線真值(bitline true)晶體管114、位線補碼(bitline complement)晶體管116、由晶體管118、120形成的第一交叉耦合逆變器以及由晶體管122、124形成的第二交叉耦合逆變器。在待機狀態(tài)中，電路空閑，字線(WL)不被斷言(asserted)，所以晶體管114、116將易失性電荷存儲電路102與位線真值(BT)和位線補碼(BC)斷開連接。

圖2是根據(jù)本公開的另一個實施方式的nvSRAM單元200的示意圖。如同上面描述的nvSRAM單元100一樣，nvSRAM單元200包括易失性電荷存儲電路202和非易失性電荷存儲電路204，該非易失性電荷存儲電路204包括或由NVM元件206組成。

如同上面描述的NVM元件106一樣，NVM元件206可以利用確切地SONOS晶體管、確切地一個FGMOS晶體管、或確切地一個FeRAM裝置來實現(xiàn)。NVM元件206可通過耦合至NVM元件的柵極節(jié)點的控制信號VSE來被編程或擦除。

參考圖1，除了NVM元件206，非易失性電荷存儲電路204一般包括第一晶體管或正常編程晶體管208，通過該第一晶體管或正常編程晶體管208易失性電荷存儲電路202中的數(shù)據(jù)真值節(jié)點(dt)耦合至NVM元件106的第一節(jié)點或終端，這里顯示為非易失性電荷存儲電路204中的數(shù)據(jù)補碼節(jié)點(dc1)。正常編程晶體管208可以是任何合適的晶體管，包括雙極型、FET或MOSFET，并在實施方式中所示是由控制信號(VNP)控制的N型FET，該控制信號(VNP)被施加到正常編程晶體管的柵極節(jié)點或終端以將易失性電荷存儲電路202中的數(shù)據(jù)真值節(jié)點(dt)耦合至NVM元件206的第一節(jié)點(數(shù)據(jù)補碼節(jié)點(dc1))，以在存儲操作期間對NVM元件進行正常編程。

非易失性電荷存儲電路204還包括第二晶體管或召回晶體管210，通過該第二晶體管或召回晶體管210易失性電荷存儲電路202中的數(shù)據(jù)補碼節(jié)點(dc)耦合至NVM元件206的第一節(jié)點或終端，這里顯示為非易失性電荷存儲電路204中的數(shù)據(jù)補碼節(jié)點(dc1)。如同正常編程晶體管208一樣，召回晶體管210可以是任何合適的晶體管，并在實施方式中所示是由控制信號(VRCL)控制的NFET，該控制信號(VRCL)被施加到召回晶體管的柵極節(jié)點或終端以將易失性電荷存儲電路202中的數(shù)據(jù)補碼節(jié)點(dc)耦合至NVM元件206的第一節(jié)點(數(shù)據(jù)補碼節(jié)點(dc1))，以在召回操作期間將數(shù)據(jù)從NVM元件召回至易失性電荷存儲電路202。

非易失性電荷存儲電路204還包括耦合在非易失性電荷存儲電路204中的NVM元件206的第二節(jié)點(數(shù)據(jù)真值節(jié)點(dt1))和非易失性電荷存儲電路中的正電壓電源線(VCCT)之間的第三晶體管或批量編程晶體管212。批量編程晶體管212可以是任何合適的晶體管，并在實施方式中所示是由控制信號(VBP)控制的NFET，該控制信號(VBP)被施加到批量編程晶體管的柵極節(jié)點或終端以在批量編程操作期間將NVM元件206的第二節(jié)點(數(shù)據(jù)真值節(jié)點(dt1))耦合至VCCT。

參考圖2，易失性電荷存儲電路202一般包括交叉耦合SRAM鎖存器，其具有兩個穩(wěn)定狀態(tài)，并且只要電力被提供就能夠從外部環(huán)境接收數(shù)據(jù)位、保留數(shù)據(jù)位和將數(shù)據(jù)位傳送回外部環(huán)境。

易失性電荷存儲電路202一般包括位線真值晶體管214、位線補碼晶體管216、由晶體管218、220形成的第一交叉耦合逆變器以及由晶體管222、224形成的第二交叉耦合逆變器。在待機狀態(tài)中，電路空閑，字線(WL)不被斷言，所以晶體管214、216將易失性電荷存儲電路202與位線真值(BT)和位線補碼(BC)斷開連接。

現(xiàn)在將參考圖3和圖4描述用于傳輸或存儲來自根據(jù)圖1或圖2的實施方式的nvSRAM單元的易失性電荷存儲電路的數(shù)據(jù)的存儲操作。圖3是示出根據(jù)本公開的用于存儲操作的方法的實施方式的流程圖。圖4是根據(jù)圖1或圖2的實施方式的用于與nvSRAM單元相關(guān)聯(lián)的存儲操作的時序圖。

參考圖3和圖4，存儲操作具有以陣列中的每個nvSRAM單元100/200的批量編程(BP)(302)為開始的三個階段。這可以通過將耦合至NVM元件106/206的柵極節(jié)點的控制信號VSE 402設(shè)置為正高電壓和利用控制信號VBP 404導通批量編程晶體管112/212同時持續(xù)第一預定周期來實現(xiàn)。在這個時間期間VCCT節(jié)點保持接地。施加于NVM元件106/206的柵極節(jié)點的正高電壓VPOS是大約9.75V，其對批量編程(BP)NVM元件施加持續(xù)大約1毫秒(ms)的持續(xù)時間(tpos)。通過將控制信號VBP 404設(shè)置為VPWR來導通批量編程晶體管112/212。如圖4所示，在所示的實施方式中，當耦合至NVM元件的柵極節(jié)點的控制信號VSE 402在上升至約9.75V的完全正高電壓之前被預充電到VHSPS時存在5微秒(μS)的短暫延遲406。

接下來，陣列中的每個nvSRAM單元100/200被批量擦除以將NVM元件106/206設(shè)置為擦除狀態(tài)(304)。這可以通過在通過繼續(xù)施加VPWR的控制信號VBP 404來保持批量編程晶體管112/212的同時，在將耦合至NVM元件106/206的柵極節(jié)點的控制信號VSE 402設(shè)置為負高電壓持續(xù)第二預定周期來實現(xiàn)。在所示實施方式中被施加到NVM元件106/206的柵極節(jié)點的VNEG的負高電壓約為-10.5V，其對批量擦除(EP)NVM元件持續(xù)約3ms的持續(xù)時間(tneg)。

最后，陣列中的nvSRAM單元100/200在正常編程階段被編程，在此階段期間VSE被設(shè)定為多個正高電壓以將來自易失性電荷存儲電路102/202的數(shù)據(jù)真值節(jié)點(dt)的數(shù)據(jù)存儲到非易失性電荷存儲電路104/204(306)。

參考圖4，正常編程階段開始于當通過從控制信號VBP 404移除VPWR來斷開批量編程晶體管112/212的同時將正電壓電源線(VCCT 408)設(shè)置為正電壓，并將控制信號VSE 402設(shè)置為多個程序脈沖410。于是通過將耦合至正常編程晶體管108/208的柵極節(jié)點的控制信號VNP 412為設(shè)置多個或多個正電壓來對NVM元件106/206編程。施加到正常編程晶體管108/208的柵極節(jié)點的正電壓基本上等于施加到正電壓電源線(VCCT 408)的正電壓。施加到NVM元件106/206的柵極節(jié)點的多個程序脈沖410可以具有約9.75V的峰值電壓，與用于批量編程(BP)階段的VSE 402相同。多個程序脈沖可以包括至少2個個體程序脈沖，每一個都具有脈沖寬度和約0.1ms或更大的脈沖之間的時間段。值得注意的是，脈沖寬度和程序脈沖之間的持續(xù)時間不需要相同。在所示的實施方式中，多個程序脈沖包括三個基本相等的程序脈沖410，每一個都具有基本相等的脈沖寬度和對于50％的占空比的約0.2ms的程序脈沖之間的持續(xù)時間。再次，如圖4所示，當耦合至NVM元件的柵極節(jié)點的控制信號VSE 402在上升至約9.75V的完全正高電壓之前預充電到VHSPS時，對于每個410具有短暫延遲406。一般而言，這個短暫延遲406的持續(xù)時間對批量編程(BP)階段來說是相同的。

當存儲在易失性電荷存儲電路102/202的數(shù)據(jù)真值節(jié)點(dt)中的數(shù)據(jù)為邏輯“0”時，通過正常編程晶體管108/208的導通來實現(xiàn)正常編程且NVM元件106/206被編程。

當存儲在易失性電荷存儲電路102/202的數(shù)據(jù)真值節(jié)點(dt)中的數(shù)據(jù)為邏輯“1”時，正常編程晶體管108/208斷開，NVM元件106/206保持被擦除或小的干擾的禁止編程。

當存儲在易失性電荷存儲電路102/202的數(shù)據(jù)真值節(jié)點(dt)中的數(shù)據(jù)為邏輯“1”時，向NVM元件106/206的柵極節(jié)點施加多個程序脈沖410而不是如傳統(tǒng)存儲器中的單一、連續(xù)的正高電壓，在DWI時間幀414期間會減輕動態(tài)寫禁止(DWI)的影響。

動態(tài)寫禁止(DWI)是禁止NVM元件100/200被編程的方法。在最后的程序脈沖或DWI時間幀期間，當數(shù)據(jù)真值節(jié)點(dt)為邏輯“1”或VPWR且VNP節(jié)點也為邏輯“1”或VPWR時，VNP晶體管108/208斷開且沒有VGS穿過它。正因為這樣，dt1和dc1節(jié)點與VSE耦合并禁止NVM元件100/200被編程。耦合的節(jié)點(dt1和dc1)現(xiàn)在看到更高的GIDL，這是因為VBP和VRCL都處于VGND。如果只有單個脈沖被施加到VSE，則GIDL效應將使DWI節(jié)點(dt1和dc1)更快地放電，并最終編程NVM元件100/200。為了緩解這一問題，在最后的程序脈沖期間，0.2ms的短持續(xù)時間的多個程序脈沖410被施加到VSE，使得對DWI節(jié)點(dt1和dc1)的放電更少，且這有助于阻止NVM元件100/200被編程。

耦合至召回晶體管的柵極節(jié)點的控制信號VRCL 416在整個存儲操作保持在0V處，以將nvSRAM單元100/200的非易失性電荷存儲電路104/204與易失性電荷存儲電路102/202中的數(shù)據(jù)補碼節(jié)點(dc)隔離。

現(xiàn)在將參考圖5至圖7描述用于將數(shù)據(jù)從根據(jù)圖1或圖2的實施方式的nvSRAM單元的非易失性電荷存儲電路傳輸或召回到易失性存儲電荷電路的召回操作。

圖5是非易失性靜態(tài)隨機存取存儲器(nvSRAM 500)的一部分，其包括圖1的nvSRAM單元100、箝位電路502和負電源電壓(VSS)晶體管504。參考圖5，箝位電路502包括第一P型晶體管506和N型晶體管508，易失性電荷存儲電路102中的正電壓電源線(VCCI)通過該第一P型晶體管506耦合至電源電壓(VPWR)，VCCI通過該N型晶體管508耦合至VSSI。VSS晶體管504耦合在易失性電荷存儲電路102中的負電壓電源線(VSSI)和地面之間以在召回操作期間使VSSI浮動，限制通過易失性電荷存儲電路102/202的電流。nvSRAM 500還包括第一VCC晶體管510和第二VCC晶體管512，非易失性電荷存儲電路104中的正電壓電源線(VCCT)通過該第一VCC晶體管510耦合至VPWR，VCCT通過該第二VCC晶體管512耦合至地面。

圖6是根據(jù)本公開的另一個實施方式的nvSRAM 600的一部分，其包括圖2的nvSRAM單元200、箝位電路602和負電源電壓(VSS)晶體管604。參考圖6，箝位電路602包括第一P型晶體管606和N型晶體管608，易失性電荷存儲電路202中的VCCI通過該第一P型晶體管606耦合至VPWR，VCCI通過該N型晶體管608耦合至VSSI。VSS晶體管604耦合在易失性電荷存儲電路202的負電壓電源線(VSSI)和地面之間以在召回操作期間使VSSI浮動，限制通過易失性電荷存儲電路102/202的電流。nvSRAM 600還包括第一VCC晶體管610和第二VCC晶體管612，非易失性電荷存儲電路204中的正電壓電源線(VCCT)通過該第一VCC晶體管610耦合至VPWR，VCCT通過該第二VCC晶體管612耦合至地面。

圖7是示出了用于根據(jù)本公開的召回操作的方法的實施方式的流程圖。參考圖5至圖7，召回操作具有以將零寫入到陣列中的一個或多個nvSRAM單元100/200的易失性電荷存儲電路102/202中(702)為開始的三個階段。假設(shè)上電時存儲在易失性電荷存儲電路102/202的數(shù)據(jù)真值節(jié)點(dt)中的數(shù)據(jù)為邏輯“1”，且數(shù)據(jù)補碼的節(jié)點(dc)為邏輯“0”，這可以通過將耦合至VSS晶體管504/604的柵極節(jié)點的控制信號VSSIGATE設(shè)置為高于地面的NMOS閾值且限制通過易失性電荷存儲電路102/202的電流來實現(xiàn)。VCCI和VSSI之間的箝位電路502/702被接通，使VSSI節(jié)點置于VCLAMP晶體管的VCCI-NMOS閾值處，VCCT耦合至地面，并且正常編程晶體管108/208和批量編程晶體管112/212被導通，使得存儲在易失性電荷存儲電路102/202中的數(shù)據(jù)翻轉(zhuǎn)。也即，易失性電荷存儲電路102/202的數(shù)據(jù)補碼節(jié)點(dc)的電壓轉(zhuǎn)到VCCI或邏輯“1”，而數(shù)據(jù)真值節(jié)點(dt)轉(zhuǎn)到VSSI。

接下來，在召回階段(704)中，數(shù)據(jù)從nvSRAM單元的非易失性電荷存儲電路104/204被召回。這可以通過將控制信號VSE設(shè)置為NVM元件106/206的擦除閾值電壓(Vte)和編程閾值電壓(Vtp)之間的電壓(諸如大約0V)來實現(xiàn)。非易失性電荷存儲電路104/204的召回晶體管110/210和批量編程晶體管的112/212被導通，且正常編程晶體管108/208被斷開。VCCT被耦合至或保持在接地電位。當NVM元件106/206被擦除時，易失性電荷存儲電路102/202中的數(shù)據(jù)補碼節(jié)點(dc)轉(zhuǎn)到接地(VGND)或邏輯“0”，而數(shù)據(jù)真值節(jié)點(dt)轉(zhuǎn)到VCCI或邏輯“1”。

最后，在再充電階段(706)中，nvSRAM單元100/200的易失性電荷存儲電路102/202被再充電。參考圖5和圖6，這可以通過斷開箝位電路502/702以停止箝制VCCI和VSSI，并且復位耦合至VSS晶體管504/604的柵極節(jié)點的控制信號VSSIGATE來導通將VSSI施加到nvSRAM單元100/200的VSS晶體管來實現(xiàn)。易失性電荷存儲電路102/202鎖存來自非易失性電荷存儲電路104/204中的數(shù)據(jù)補碼節(jié)點(dc 1)的非反轉(zhuǎn)數(shù)據(jù)，并且召回操作完成。

圖8是包括被布置在多個行806和多個列808中的nvSRAM單元804的陣列802的半導體存儲器800的框圖，每個行806共享公共字線(WL)，每個列808共享公共位線或位線真值(BT)和位線補碼(BC)。參考圖8，半導體存儲器800還包括處理元件810和用來從存儲器陣列讀出或?qū)懭氪鎯ζ麝嚵械钠渌鈬娐罚撎幚碓?10諸如微控制器、微處理器或狀態(tài)機，用于向nvSRAM單元804中的每個發(fā)出命令或控制信號來執(zhí)行如上所述的存儲和召回操作。外圍電路包括行譯碼器812，以將存儲器地址轉(zhuǎn)換和應用到陣列802的nvSRAM單元804的字線。當從半導體存儲器800讀出數(shù)據(jù)字時，耦合至所選擇的字線(WL)的nvSRAM單元804被讀出到位線真值(BT)和位線補碼(BC)，并且那些線的狀態(tài)被讀出放大器(sense amplifier)/驅(qū)動器814檢測。列譯碼器816將數(shù)據(jù)從位線真值和位線補碼輸出到讀出放大器/驅(qū)動器814。當數(shù)據(jù)字被存儲在半導體存儲器800中時，列譯碼器816接收輸入數(shù)據(jù)字并將其應用到讀出放大器/驅(qū)動器814，該讀出放大器/驅(qū)動器814驅(qū)動位線真值(BT)和位線補碼(BC)以讀出耦合至所選擇的字線的nvSRAM單元804中的數(shù)據(jù)。

因此，已經(jīng)描述了半導體存儲器和非易失性電荷存儲電路的實施方式及其操作方法，其包括或由確切地一個NVM元件組成。雖然參考具體的示例性實施方式描述了本公開，但顯然地，在不背離本公開的更廣泛的精神和范圍的情況下，可以對這些實施方式作出各種修改和變化。因此，說明書和附圖都被視為說明性而非限制性的意義。

本公開的摘要被提供以符合37C.F.R§1.72(b)，要求摘要能讓讀者快速確定技術(shù)公開的一個或多個實施方式的性質(zhì)。應當理解的是，它將不用于解釋或限制權(quán)利要求的范圍或意義。此外，在上述的詳細描述中可以看出，為了簡化本公開的目的，各個特征被組合在單個實施方式中。本公開的方法不被解釋為反映所要求保護的實施方式要求比每個權(quán)利要求中明確地記載的更多的特征的意向。相反，如下面的權(quán)利要求所反映的，發(fā)明的主題在于少于單一所公開的實施方式的所有特征。因此，以下權(quán)利要求由此被并入到詳細描述中，其中每個權(quán)利要求自身作為單獨的實施方式。

描述中對一個實施方式或?qū)嵤┓绞降囊靡馕吨Y(jié)合實施方式描述的特定的特征、結(jié)構(gòu)或特性被包括在電路或方法的至少一個實施方式中。在說明書的不同地方出現(xiàn)的短語一個實施方式并不一定都指的是相同的實施方式。