1.一種存儲(chǔ)器，包括：
非易失性靜態(tài)隨機(jī)存取存儲(chǔ)器(nvSRAM)單元的陣列，每個(gè)nvSRAM單元包括：
易失性電荷存儲(chǔ)電路；以及
非易失性電荷存儲(chǔ)電路，所述非易失性電荷存儲(chǔ)電路包括確切地一個(gè)非易失性存儲(chǔ)器(NVM)元件、耦合至所述NVM元件的第一晶體管、耦合至所述NVM元件的第二晶體管以及第三晶體管，數(shù)據(jù)通過所述第一晶體管耦合至所述易失性電荷存儲(chǔ)電路，所述數(shù)據(jù)的補(bǔ)碼通過所述第二晶體管耦合至所述易失性電荷存儲(chǔ)電路，所述NVM元件通過所述第三晶體管耦合至正電壓電源線(VCCT)。
2.如權(quán)利要求1所述的存儲(chǔ)器，其中，所述第一晶體管耦合至所述NVM元件的第一節(jié)點(diǎn)，所述第二晶體管耦合至所述NVM元件的第二節(jié)點(diǎn)，以及所述第三晶體管耦合在VCCT和所述NVM元件的所述第一節(jié)點(diǎn)之間。
3.如權(quán)利要求1所述的存儲(chǔ)器，其中，所述第三晶體管耦合在VCCT和所述NVM元件的第一節(jié)點(diǎn)之間，所述第一晶體管和所述第二晶體管耦合至所述NVM元件的第二節(jié)點(diǎn)。
4.如權(quán)利要求1所述的存儲(chǔ)器，其中，所述易失性電荷存儲(chǔ)電路包括交叉耦合靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)鎖存器，所述鎖存器包括數(shù)據(jù)真值節(jié)點(diǎn)(dt)和數(shù)據(jù)補(bǔ)碼節(jié)點(diǎn)(dc)，所述數(shù)據(jù)真值節(jié)點(diǎn)(dt)耦合至位線(BT)和所述NVM元件的所述第一晶體管，所述數(shù)據(jù)補(bǔ)碼節(jié)點(diǎn)(dc)耦合至位線補(bǔ)碼(BC)和所述NVM元件的所述第二晶體管。
5.如權(quán)利要求4所述的存儲(chǔ)器，其中，所述NVM元件包括確切地一個(gè)硅氧化物氮化物氧化物硅(SONOS)晶體管，或確切地一個(gè)浮柵MOS場效應(yīng)晶體管(FGMOS)。
6.如權(quán)利要求1所述的存儲(chǔ)器，還包括處理元件，所述處理元件向所述nvSRAM單元中的每個(gè)發(fā)出控制信號(hào)以執(zhí)行存儲(chǔ)操作和召回操作。
7.如權(quán)利要求6所述的存儲(chǔ)器，其中，所述處理元件被配置為發(fā)出控制信號(hào)，使得從所述非易失性電荷存儲(chǔ)電路被召回到所述易失性電荷存儲(chǔ)電路的數(shù)據(jù)對(duì)于每個(gè)召回操作是非反轉(zhuǎn)的。
8.如權(quán)利要求9所述的存儲(chǔ)器，其中，所述處理元件被配置為發(fā)出用于所述存儲(chǔ)操作的控制信號(hào)，所述控制信號(hào)包括用于正常編程的控制信號(hào)，在所述正常編程中所述第一晶體管處于導(dǎo)通以及所述第二晶體管和所述第三晶體管處于斷開，多個(gè)程序脈沖被施加到所述NVM元件的柵極節(jié)點(diǎn)以減輕動(dòng)態(tài)寫禁止(DWI)的影響。
9.如權(quán)利要求8所述的存儲(chǔ)器，其中，由所述處理元件發(fā)出的所述多個(gè)程序脈沖的每一個(gè)具有約10V的峰值電壓。
10.如權(quán)利要求8所述的存儲(chǔ)器，其中，每個(gè)程序脈沖具有基本上等于程序脈沖之間的時(shí)間的脈沖寬度。
11.如權(quán)利要求9所述的存儲(chǔ)器，其中，所述處理元件被配置為發(fā)出用于所述存儲(chǔ)操作的控制信號(hào)，所述控制信號(hào)還包括用于在正常編程之前將所述NVM元件設(shè)置為編程狀態(tài)的批量編程和將所述NVM元件設(shè)置為擦除狀態(tài)的批量擦除的控制信號(hào)。
12.一種操作非易失性靜態(tài)隨機(jī)存取存儲(chǔ)器(nvSRAM)單元的方法，所述單元包括易失性電荷存儲(chǔ)電路和非易失性電荷存儲(chǔ)電路，所述方法包括：
導(dǎo)通所述非易失性電荷存儲(chǔ)電路中的第一晶體管，所述第一晶體管耦合在所述非易失性電荷存儲(chǔ)電路中的非易失性存儲(chǔ)器(NVM)元件和所述易失性電荷存儲(chǔ)電路中的數(shù)據(jù)節(jié)點(diǎn)(dt)之間；
斷開所述非易失性電荷存儲(chǔ)電路中的第二晶體管和第三晶體管，所述第二晶體管耦合在所述NVM元件和所述易失性電荷存儲(chǔ)電路中的數(shù)據(jù)補(bǔ)碼節(jié)點(diǎn)(dc)之間，所述第三晶體管耦合在所述NVM元件和正電壓電源線(VCCT)之間；以及
當(dāng)存儲(chǔ)在所述易失性電荷存儲(chǔ)電路中的數(shù)據(jù)在所述dt節(jié)點(diǎn)處為邏輯“1”時(shí)，將多個(gè)程序脈沖施加至所述NVM元件的柵極節(jié)點(diǎn)以將來自所述易失性電荷存儲(chǔ)電路的數(shù)據(jù)存儲(chǔ)到所述非易失性電荷存儲(chǔ)電路，同時(shí)減輕來自所述dt節(jié)點(diǎn)的動(dòng)態(tài)寫禁止(DWI)。
13.如權(quán)利要求12所述的方法，其中，所述多個(gè)程序脈沖包括約為10V的峰值電壓。
14.如權(quán)利要求12所述的方法，其中，每個(gè)程序脈沖具有基本上等于程序脈沖之間的時(shí)間的脈沖寬度。
15.如權(quán)利要求12所述的方法，還包括將所述NVM元件設(shè)置為編程狀態(tài)的批量編程和將所述NVM元件設(shè)置為擦除狀態(tài)的批量擦除的初始步驟。
16.如權(quán)利要求12所述的方法，其中，所述NVM元件包括確切地一個(gè)硅氧化物氮化物氧化物硅(SONOS)晶體管或確切地一個(gè)多晶硅浮柵晶體管。
17.一種操作非易失性靜態(tài)隨機(jī)存取存儲(chǔ)器(nvSRAM)單元的方法，所述方法包括：
將數(shù)據(jù)從在所述nvSRAM單元中的非易失性電荷存儲(chǔ)電路召回到易失性電荷存儲(chǔ)電路中，所述非易失性電荷存儲(chǔ)電路包括確切地一個(gè)非易失性存儲(chǔ)器(NVM)元件，
其中，被召回的所述數(shù)據(jù)是非反轉(zhuǎn)的。
18.如權(quán)利要求17所述的方法，其中，從所述非易失性電荷存儲(chǔ)電路召回?cái)?shù)據(jù)包括：
通過將負(fù)電壓電源線(VSSI)與所述易失性電荷存儲(chǔ)電路解耦，并且箝制VSSI與耦合至所述易失性電荷存儲(chǔ)電路的第一正電壓電源線(VCCI)之間的電壓，來限制通過所述nvSRAM單元的電流；
將第二正電壓電源線(VCCT)耦合至所述非易失性電荷存儲(chǔ)電路并接地(VGND)；以及
導(dǎo)通所述非易失性電荷存儲(chǔ)電路中的第一晶體管和第二晶體管，所述第一晶體管耦合在所述NVM元件和所述易失性電荷存儲(chǔ)電路中的數(shù)據(jù)節(jié)點(diǎn)(dt)之間，并且所述第二晶體管耦合在所述NVM元件和VCCT之間，使得存儲(chǔ)在所述數(shù)據(jù)真值節(jié)點(diǎn)(dt)節(jié)點(diǎn)中的數(shù)據(jù)和存儲(chǔ)在所述易失性電荷存儲(chǔ)電路中的數(shù)據(jù)補(bǔ)碼節(jié)點(diǎn)(dc)的數(shù)據(jù)翻轉(zhuǎn)。
19.如權(quán)利要求18所述的方法，還包括：
迫使所述NVM元件的柵極節(jié)點(diǎn)處在擦除閾值電壓(Vte)和編程閾值電壓(Vtp)之間的電壓；
導(dǎo)通耦合在所述NVM元件和所述dc節(jié)點(diǎn)之間的第三晶體管并斷開所述第一晶體管；以及
停止對(duì)VSSI和VCCI之間的電壓的箝制，并將VSSI施加到所述nvSRAM單元以將來自所述非易失性電荷存儲(chǔ)電路的非反轉(zhuǎn)數(shù)據(jù)鎖存至所述易失性電荷存儲(chǔ)電路。
20.如權(quán)利要求18所述的方法，其中，所述NVM元件包括確切地一個(gè)硅氧化物氮化物氧化物硅(SONOS)晶體管或確切地一個(gè)多晶硅浮柵晶體管。