本公開涉及一種半導體集成電路，且特別涉及一種具有鰭式結構的半導體裝置及其制造方法。

背景技術：

當半導體工業(yè)尋求更高裝置密度、更高效能及更低成本而已進展至納米技術工藝世代，制造與設計問題的雙重挑戰(zhàn)，發(fā)展出三維設計，例如鰭式場效晶體管(Fin FET)。Fin FET裝置通常包括具有縱寬比半導體鰭部，其內(nèi)形成有半導體晶體管裝置的溝道區(qū)及源極/漏極區(qū)。一柵極沿著其側邊形成于鰭結構上方(例如，包覆)，利用增加溝道區(qū)及源極/漏極區(qū)的表面積的優(yōu)點產(chǎn)生更快速、更可靠以及較佳控制的半導體晶體管裝置。

技術實現(xiàn)要素：

根據(jù)一些實施例，本公開提供一種半導體裝置的制造方法，包括︰形成摻雜一第一摻雜物的一摻雜層于一基底內(nèi)；形成一半導體層于摻雜層上；通過至少圖案化半導體層及摻雜層，以形成一鰭結構，使鰭結構包括具有半導體層的一溝道區(qū)及具有摻雜層的一阱區(qū)；形成一隔離絕緣層，使鰭結構的溝道區(qū)突出于該隔離絕緣層，而鰭結構的阱區(qū)埋入于隔離絕緣層內(nèi)；以及形成一柵極結構于部分的鰭結構及隔離絕緣層上方。半導體層為一摻雜的硅層及一未摻雜的硅層的其中的至少一者。

根據(jù)一些實施例，本公開提供一種半導體裝置的制造方法，包括︰形成用于p型阱的一第一摻雜層于一基底內(nèi)，第一摻雜層包括一第一摻雜物；形成用于n型阱的一第二摻雜層于基底內(nèi)，第二摻雜層包括一第二摻雜物；形成一半導體層于基底的第一摻雜層及該第二摻雜層的上方；通過圖案化半導體層及第一摻雜層以形成一第一鰭結構，且通過圖案化半導體層及第二摻雜層以形成一第二鰭結構；形成一隔離絕緣層，使第一鰭結構及第二鰭結構的上部突出于隔離絕緣層，且第一鰭結構及第二鰭結構的下部埋入于隔離絕緣層內(nèi)；以及形成一柵極結構于第一鰭結構及第二鰭結構的其中至少一者上方。半導體層為一摻雜的硅層及一未摻雜的硅層的其中的至少一者。

根據(jù)一些實施例，本公開提供一種半導體裝置，具有一鰭式場效晶體管，且半導體裝置包括︰一鰭結構，包括摻雜一第一摻雜物的一阱層及一溝道層；一隔離絕緣層，其中鰭結構的溝道層突出于隔離絕緣層，而阱層埋入于隔離絕緣層內(nèi)；以及一柵極結構，設置于至少一部分的溝道層及隔離絕緣層上方。在鰭結構內(nèi)，第一摻雜物沿一深度方向的濃度非對稱于對應第一摻雜物的峰值濃度的位置。

附圖說明

圖1繪示出根據(jù)本公開一些實施例的具有鰭結構的半導體場效晶體管(FET)裝置。

圖2至圖13繪示出根據(jù)本公開一些實施例的制造具有鰭結構的半導體FET裝置的操作步驟順序。

圖14及圖15繪示出根據(jù)本公開一些實施例的制造具有鰭結構的半導體FET裝置的操作步驟。

圖16及圖17繪示出根據(jù)本公開一些實施例的制造具有鰭結構的半導體FET裝置的操作步驟。

圖18及圖19繪示出根據(jù)本公開一些實施例的制造具有鰭結構的半導體FET裝置的操作步驟。

圖20至圖28繪示出根據(jù)本公開一些實施例的制造具有鰭結構的半導體FET裝置的操作步驟順序。

圖29繪示出鰭結構于不同深度的摻雜濃度。

圖30繪示出鰭結構于不同深度的摻雜濃度。

其中，附圖標記說明如下：

10、12、14、950、1650、1850、2450 鰭結構

102、1300、1700、1900、2800鰭式場效晶體管(Fin FET) 裝置

105、205、1405、1605、1805、2005 基底

120 阻擋層

160、1260、1660、1860 溝道區(qū)

165、1265、1665、1865 阱區(qū)

210、525、1510、2125 外延層

315、630、1415、1615、1815、2015、2130 摻雜層

420、1620、1820 摻雜的外延層

735、2235 掩模層

835、2335 掩模圖案

955 曲面形狀

1055、1655、1855、2555 隔離絕緣層

1365、1765、1965、2865 界面層

1370、1770、1970、2870 柵極介電層

1375、1775、1975、2875 功函數(shù)調(diào)整層

1380、1780、1980、2880 柵極電極

2905 線

2910、3005、3010、3015、3020 曲線

2920 摻雜濃度

h 高度

S 間距

t、t_STI、T₁、T₂、T₃ 厚度

W 寬度

具體實施方式

可理解的是以下的公開內(nèi)容提供許多不同的實施例或范例，以實施本發(fā)明的不同特征部件。而以下的公開內(nèi)容是敘述各個構件及其排列方式的特定范例，以求簡化本公開內(nèi)容。當然，這些僅為范例說明并非用以限定本發(fā)明。舉例來說，元件的尺寸大小并未局限于以下公開的范圍或數(shù)值，但取決于工藝條件及/或所需的裝置特性。再者，若是以下的公開內(nèi)容敘述了將一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件與上述第二特征部件是直接接觸的實施例，亦包含了尚可將附加的特征部件形成于上述第一特征部件與上述第二特征部件之間，而使上述第一特征部件與上述第二特征部件可能未直接接觸的實施例。為了達到簡化及明確目的，各種不同的特征部件可任意地依不同的尺寸比例繪示。

再者，在空間上的相關用語，例如＂之下＂、＂下方＂、＂下＂、＂上方＂、＂上＂等等在此處是用以容易表達出本說明書中所繪示的附圖中元件或特征部件與另外的元件或特征部件的關系。這些空間上的相關用語除了涵蓋附圖所繪示的方位外，還涵蓋裝置于使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。另外，＂由…制成＂的用語也意指＂包括＂或＂由…組成＂。

在本公開的一實施例中，一Fin FET包括一結構用以抑制Fin FET的阱區(qū)的雜質擴散進入Fin FET的溝道區(qū)。舉例來說，如圖1所示，一Fin FET裝置102包括一阱區(qū)165、一阻擋層120及設置于阱區(qū)165上方的一溝道區(qū)160。在一實施例中，阻擋層120包括碳化硅(SiC)或含碳的硅(Si)化合物。阻擋層120可外延成長于一基底105的一表面上方。舉例來說，阻擋層120可于制造FinFET裝置102所進行的熱操作步驟期間，抑制摻雜于阱區(qū)165內(nèi)的雜質擴散進入溝道區(qū)160。盡管在一些實施例中阻擋層為由外延成長所形成的材料層，然而在其他實施例中，阻擋層包括注入基底105的共注入(co-implantation)摻雜物。Fin FET裝置102包括鰭結構10、12及14。然而，鰭結構的數(shù)量并不限于三個。鰭結構的數(shù)量可為一個、二個、四個、五個或更多個。

圖2至圖13繪示出根據(jù)本公開一些實施例的制造具有鰭結構的半導體FET裝置的操作步驟順序。然而并非所繪示的所有部件都是必需的，且一或多個實施中可包括未繪示于附圖中的額外部件?？稍诓幻撾x本公開的精神和范圍內(nèi)，部件排置及類型當可作各種不同更動?？商峁╊~外的部件、不同的部件及/或些許的部件。再者，可改變操作步驟順序。

在圖2中，一外延層210外延成長于一基底205的一表面上。外延層210將于后續(xù)作為一阻擋層且包括對阱區(qū)內(nèi)雜質具有阻擋特性的材料。舉例來說，外延層210可為含碳的硅化合物或是碳化硅(SiC)。外延層210具有一厚度t，其在2nm至30nm的范圍。在一些實施例中，外延層210具有一厚度t，其在2nm至10nm的范圍。

舉例來說，基底205為p型硅基底，具有一摻雜濃度，其約在1×10¹⁵cm^-3至1×10¹⁸cm^-3的范圍。在其他實施例中，基底205為n型硅基底，具有一摻雜濃度，其約在1×10¹⁵cm^-3至1×10¹⁸cm^-3的范圍。在一些實施例中，基底205具有(100)上表面。

另外，基底205可包括另一元素半導體，例如鍺；化合物半導體，包括IV-IV族化合物半導體(例如，SiC及SiGe)、III-V族化合物半導體(例如，GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)；或其組合。在一實施例中，基底205為絕緣層上覆硅(silicon-on insulator,SOI)基底上的一硅層。非晶質基底(例如，非晶質Si或非晶質SiC)或絕緣材料(例如，氧化硅)也可使用于基底205。基底205可包括不同的區(qū)域，其已摻雜適合的雜質(例如，p型或n型導電型)。

在圖3中，摻雜物可稱作雜質離子(impurity ions)，其注入基底205內(nèi)以形成一摻雜層315于基底205內(nèi)。在一些實施例中，一離子注入操作步驟是用以將摻雜物注入于基底205內(nèi)。舉例來說，摻雜物可為硼、二氟化硼(BF₂)、氟、銦或其組合，以制造n型Fin FET的p型阱，且可為磷、砷、氟或其組合，以制造p型Fin FET的n型阱。在一些實施例中，進行一額外的離子注入操作步驟以形成一抗擊穿注入(anti-punch through(APT)implant)，進而防止擊穿效應。APT注入通常用于塊材鰭部(bulk-fin)短溝道效應(short channel effect,SCE)控制。

在圖3所示的注入操作步驟之后，進行一退火操作步驟，以活化摻雜層315內(nèi)的摻雜物。退火操作步驟的操作溫度約在800℃至1200℃的范圍且進行一分鐘。在一些實施例中，退火操作步驟的操作溫度約在600℃至1100℃的范圍且進行0.1秒至30秒。退火操作步驟可使摻雜物擴散于外延層210內(nèi)，因而形成摻雜的外延層420，如圖4所示。摻雜的外延層420可包括上述阱區(qū)注入(例如，用于p型阱的硼、用于n型阱的磷)及APT注入。

在圖5中，一外延層525外延成長于摻雜的外延層420的一表面上。舉例來說，外延層525可為硅、SiC、III-V族化合物材料或其他適合的材料。在一些實施例中，基底205及外延層525為硅、鍺或III-V族外延層的其中一者。外延層525于后續(xù)用以形成一或多個鰭結構。在一些實施例中，外延層525的高度約在100nm至300nm的范圍。而在其他實施例中，約在50nm至100nm的范圍。

如圖6所示，外延層525的外延成長溫度可能會造成摻雜層315及摻雜的外延層420內(nèi)的某些摻雜物擴散進入外延層525而在外延層525內(nèi)形成一摻雜層630。然而，由于摻雜的外延層420(其用以作為阻擋層)設置于摻雜層315與外延層525之間，因此可將擴散進入外延層525的雜質總量最小化。據(jù)此，摻雜的外延層420可經(jīng)由摻雜層315的摻雜物剖面分布(dopant profile)的限制而促進摻雜物擴散控制，以降低自摻雜層315至外延層525的摻雜物回擴散。

在圖7中，一掩模層735形成于外延層525上方。舉例來說，掩模層735可包括一墊氧化層及一掩模層。在一些實施例中，墊氧化層為氧化硅層而掩模層為氮化硅(SiN)掩模層。舉例來說，可利用熱氧化操作步驟形成墊氧化層，其可作為外延層525與氮化硅掩模層之間的粘著層。氮化硅掩模層可利用化學氣相沉積(chemical vapor deposition,CVD)而形成，例如低壓化學氣相沉積(low-pressure CVD,LPCVD)或等離子體輔助化學氣相沉積(plasma enhanced CVD,PECVD)。墊氧化層的厚度約在2nm至15nm的范圍，而氮化硅掩模層的厚度約在10nm至50nm的范圍。

如圖8所示，通過實施圖案化操作步驟，將掩模層735圖案化成掩模圖案835。在一些實施例中每一掩模圖案835的寬度W約在5nm至40nm的范圍，而在其他實施例中約在10nm至30nm的范圍。

如圖9所示，以掩模圖案835作為蝕刻掩模進行一溝槽蝕刻操作步驟，將外延層525、外延層525的摻雜層630、摻雜的外延層420及基底205的摻雜層315圖案化成鰭結構950。在一些實施例中，鰭結構950的底部具有一曲面形狀955。

可通過不同的操作步驟進行上述溝槽蝕刻操作步驟，包括一干蝕刻操作步驟及一濕蝕刻操作步驟。干蝕刻操作步驟可使用含氟氣體(例如，CF₄、SF₆、CH₂F₂、CHF₃及/或C₄F₈)、含氯氣體(例如，Cl₂、CHCl ₃、CCl ₄及/或BCl ₃)、含溴氣體(例如，HBr及/或CHBr₃)、含氧氣體、含碘氣體、其他適合氣體及/或等離子體或其組合。

在圖9中，三個鰭結構950彼此相鄰設置。然而，鰭結構的數(shù)量并未限定于三個。鰭結構的數(shù)量可為一個、二個、四個、五個或更多個。此外，一或多個虛置鰭結構可設置于鄰近鰭結構950的兩側，以改善圖案化操作步驟的圖案定義正確性(pattern fidelity)。在一些實施例中，鰭結構950的寬度W約在5nm至40nm的范圍，而在某些實施例中約在7nm至15nm的范圍。在一些實施例中，鰭結構950的高度h約在100nm至300nm的范圍，而在某些實施例中約在50nm至100nm的范圍。在一些實施例中，鰭結構950的間距S約在5nm至80nm的范圍，而在某些實施例中約在7nm至15nm的范圍。然而，本領域技術人員應了解到全文中所述及的外觀尺寸及數(shù)值僅為范例說明，且可變更，以適合不同的集成電路尺寸比例。

在圖10中，一隔離絕緣層1055，如部分的淺溝槽隔離(shallow trench isolation,STI)，形成于基底205的摻雜層315的一表面上且圍繞鰭結構950及掩模圖案835，以完全埋藏鰭結構950及掩模圖案835。隔離絕緣層1055可包括一或多個絕緣材料層。舉例來說，每一絕緣材料層可包括氧化硅、二氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟摻雜硅玻璃(FSG)或低介電常數(shù)介電層。隔離絕緣層1055可利用CVD操作步驟而形成，例如LPCVD操作步驟、等離子體CVD(plasma CVD)操作步驟、流動式CVD(flowable CVD)操作步驟、分子層沉積(molecular layer deposition,MLD)操作步驟等等。

在流動式CVD中，以流動的介電材料取代氧化硅進行沉積。顧名思義，流動式介電材料為沉積期間可＂流動＂，以填入高深寬比的間隙或空間。通常各種不同的化學物質加入于含硅前驅物中，使沉積膜層能夠流動。在一些實施例中，加入氮氫化物鍵結。流動式介電前驅物的范例，特別是流動式氧化硅前驅物，包括硅酸鹽、硅氧烷(siloxane)、甲基硅酸鹽類(methyl silsequioxane,MSQ)、含氫硅酸鹽類(hydrogen silsequioxane,HSQ)、MSQ/HSQ、全氫硅氮烷(perhydrosilazane,PSZ)、全氫聚硅氮烷(perhydro-polysilazane,PHPS)、四乙氧基硅烷(tetraethoxysilane,TEOS)或甲硅烷基胺(silyl-amine)(例如，三甲硅烷基胺(trisilylamine,TSA))。這些流動式氧化硅材料形成于一多重操作步驟(multiple-operation)工藝。在沉積流動式膜層之后，進行固化并接著進行退火，以去除不需要的元素而形成氧化硅。當去除不需要的元素時，流動式膜層變得致密并收縮。在一些實施例中，導入多重退火工藝。流動式膜層進行一次以上的固化及退火。流動式膜層可摻雜硼及/或磷。在一些實施例中，隔離絕緣層1055由一或多個SOG、SiO、SiON、SiOCN或氟摻雜硅玻璃(FSG)所構成的膜層而形成。

在圖11中，舉例來說，掩模圖案835及一部分的隔離絕緣層1055通過化學機械研磨(chemical mechanical polishing,CMP)操作步驟或其他平坦化操作步驟(例如，回蝕刻操作步驟)而去除。在圖12中，蝕刻隔離絕緣層1055。可通過不同的操作步驟進行上述蝕刻操作步驟，包括一干蝕刻操作步驟、一濕蝕刻操作步驟或干蝕刻操作步驟及濕蝕刻操作步驟的組合。干蝕刻操作步驟可使用含氟氣體(例如，CF₄、SF₆、CH₂F₂、CHF₃及/或C₄F₈)、含氯氣體(例如，Cl₂、CHCl ₃、CCl ₄及/或BCl ₃)、含溴氣體(例如，HBr及/或CHBr₃)、含氧氣體、含碘氣體、其他適合氣體及/或等離子體或其組合。隔離絕緣層1055所得到的厚度t_STI可在100nm至600nm的范圍。在一些實施例中，隔離絕緣層1055所得到的厚度t_STI可在30nm至200nm的范圍。在此實施例中，蝕刻隔離絕緣層1055，使隔離絕緣層1055的最上表面大體上相等于摻雜的外延層420的最上表面。鰭結構950突出于隔離絕緣層1055的部分成為Fin FET裝置的一溝道區(qū)1260，而鰭結構950埋入于隔離絕緣層1055的部分成為Fin FET裝置的阱區(qū)1265。Fin FET裝置的阱區(qū)1265包括摻雜層315及摻雜的外延層420。

在圖13中，一柵極結構形成于鰭結構950及隔離絕緣層1055上，以形成一Fin FET裝置1300。柵極結構包括一界面層1365、一柵極介電層1370、一功函數(shù)調(diào)整層1375及一柵極電極1380。上述每一者設置于鰭結構950及隔離絕緣層1055上。

界面層1365可包括一介電材料，例如氧化硅(SiO₂)層。界面層1365可通過化學氧化、熱氧化、原子層沉積(atomic layer deposition,ALD)、CVD及/或其他適合的操作步驟而形成。盡管所繪示的界面層1365、一柵極介電層1370(高介電常數(shù)介電層)、一功函數(shù)調(diào)整層1375及一柵極電極1380為單層材料，然而界面層1365、一柵極介電層1370(高介電常數(shù)介電層)、一功函數(shù)調(diào)整層1375及一柵極電極1380每一者可包括多層材料。

在一些實施例中，柵極介電層1370包括一或多層介電材料，例如氧化硅、氮化硅、高介電常數(shù)介電材料、其他適合的介電材料及/或其組合。高介電常數(shù)介電材料的范例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)合金、其他適合的高介電常數(shù)介電材料及/或其組合。在一些實施例中，使用二氧化鉿(HfO₂)。柵極介電層1370(高介電常數(shù)介電層)可通過ALD、CVD、物理氣相沉積(physical vapor depositin,PVD)、高密度等離子體化學氣相沉積(high density plasma CVD,HDPCVD)或其他適合的操作步驟及/或其組合。在一些實施例中，柵極介電層1370(高介電常數(shù)介電層)的厚度約在1nm至10nm的范圍。在其他實施例中，約在2nm至7nm的范圍。

在一些實施例中，功函數(shù)調(diào)整層1375夾設于柵極介電層1370(高介電常數(shù)介電層)與柵極電極1380之間。功函數(shù)調(diào)整層1375由導電材料所構成，例如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC或由這些材料所構成的二層或以上的一多層結構。對于n型Fin FET來說，是使用一或多層的TaN、TaAlC、TiC、TaC、Co、TiAl、HfTi、TiSi及TaSi作為功函數(shù)調(diào)整層，而對于p溝道的Fin FET來說，是使用一或多層的TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co作為功函數(shù)調(diào)整層。作為功函數(shù)調(diào)整層1375可通過ALD、PVD、CVD、電子束蒸鍍或其他適合的操作步驟而形成。

在一些實施例中，柵極電極1380包括一或多層的導電材料，例如多晶硅、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、硅化鎳、硅化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合的材料及/或其組合。

在一些實施例中，對于n型Fin FET來說，F(xiàn)in FET裝置1300的阱區(qū)1265包括p型摻雜物，例如硼、銦、氟及氮。在一些實施例中，對于p型Fin FET來說，F(xiàn)in FET裝置1300的阱區(qū)1265包括n型摻雜物，例如磷、砷、氟、碳及氮。

外延層210可用于促進摻雜物擴散控制。在促進摻雜物擴散控制中，外延層210可作為阻擋材料以限制摻雜層315的摻雜物剖面分布，以降低摻雜物自摻雜層315至外延層525的回擴散。摻雜物剖面分布的限制促進于溝道區(qū)1260與阱區(qū)1265之間達成驟降的摻雜物剖面分布。外延層210通過作為間隙原子吸收器(interstitial atom getter)來阻止摻雜物擴散而能夠在Fin FET裝置1300的溝道區(qū)1260與阱區(qū)1265之間具有較佳的剖面分布驟降度(profile abruptness)。據(jù)此，外延層210內(nèi)的碳雜質可稱作吸收雜質(gettering impurities)。通過作為間隙原子吸收器，外延層210也可在形成鰭部的操作步驟期間降低溝道缺陷的形成。

擴散可能是在熱操作步驟(例如，退火操作步驟、外延成長操作步驟)期間發(fā)生，且可能造成摻雜物自Fin FET裝置1300的阱區(qū)1265存在于溝道區(qū)1260內(nèi)而造成裝置效能的下降。舉例來說，回擴散會引發(fā)Fin FET裝置1300的溝道區(qū)1260內(nèi)隨機摻雜變異(random dopant fluctuation)，并造成起始電壓(V_t)與不具有回擴散情形時的不匹配。降低擴散可改善短溝道控制及載子遷移率且可降低Fin FET裝置1300的溝道區(qū)1260內(nèi)隨機摻雜變異。隨機摻雜變異可能是由于APT及/或阱區(qū)摻雜物的回擴散所造成的意外摻雜物。再者，降低溝道缺陷形成，例如于外延層525內(nèi)，能夠改善有效寬度(W_eff)及改善良率。

盡管先前所述的摻雜物注入一基底后，接著成長一外延層，然而在一些實施例中，在成長一外延層之前，會注入摻雜物于基底內(nèi)而形成一阱區(qū)層。在以下的實施例中，可利用相同或相似于先前實施例的結構、材料、操作步驟、工藝及/或配置，并省略其詳細的說明。

如圖14所示，舉例來說，可利用如圖3所述的離子注入而注入摻雜物于一基底1405內(nèi)，以形成一摻雜層1415于基底1405內(nèi)。在圖15中，相似于圖2的制造操作步驟，一外延層1510外延成長于基底1405的摻雜層1415上方。舉例來說，外延層1510可為硅或碳化硅(SiC)。比較圖3及圖14，由于圖14中于摻雜物注入基底1405之后才成長外延層1510，因此圖14中離子注入所采用的注入能量可低于圖3所采用的注入能量。在一些實施例中，按照如圖4至圖13所述進行后續(xù)操作步驟，以形成Fin FET裝置1300。

在一些實施例中，取代在阱區(qū)層上方形成一SiC層，將碳離子注入于一摻雜層(例如，圖3的315)并鄰近于其表面，以形成一阻擋層。碳離子注入可直接進行于摻雜層的表面上或經(jīng)由形成于摻雜層上的一氧化層。若形成氧化層，在進行碳離子注入之后，可通過干蝕刻及/或濕蝕刻去除氧化層。

盡管如以上所述，然而請參照圖12，對一隔離絕緣層(例如，圖12的1055)進行一蝕刻操作步驟，使所得到的隔離絕緣層具有一最上表面，其大體上相等于摻雜的外延層(例如，圖12的420)的最上表面。在其他實施例中，進行上述蝕刻操作步驟，使隔離絕緣層位于依不同的位置。

舉例來說，在圖16中，一隔離絕緣層1655已形成于基底1605的摻雜層1615的一表面上。在一些實施例中，隔離絕緣層1655的形成為進行部分的STI操作步驟，接著進行蝕刻，使隔離絕緣層1655具有一最上表面大體上相等于摻雜的外延層1620的一最下表面。在一些實施例中，隔離絕緣層1655所得到的厚度t_STI可在100nm至500nm的范圍。在一些實施例中，摻雜的外延層1620的厚度T₁可在5nm至30nm的范圍。

突出于隔離絕緣層1655的鰭結構1650的部分成為一Fin FET裝置的溝道區(qū)1660，而埋入于隔離絕緣層1655內(nèi)的鰭結構1650的部分成為Fin FET裝置的阱區(qū)1665。Fin FET裝置的阱區(qū)1665包括摻雜層1615及摻雜的外延層1620。

在圖17中，一柵極結構形成于鰭結構1650及隔離絕緣層1655上，以形成一Fin FET裝置1700。柵極結構包括一界面層1765、一柵極介電層1770、一功函數(shù)調(diào)整層1775及一柵極電極1780。上述每一者設置于鰭結構1750及隔離絕緣層1655上。

在其他實施例中，如圖18所示，可蝕刻一隔離絕緣層(例如，圖10的1055)，使所得到的的隔離絕緣層1855、一部分摻雜的外延層1820突出于隔離絕緣層1855的一最上表面，且一部分摻雜的外延層1820埋入于隔離絕緣層1855內(nèi)。在一些實施例中，隔離絕緣層1855的厚度t_STI可在30nm至200nm的范圍。在一些實施例中，摻雜的外延層1820的厚度T₁可在2nm至10nm的范圍。在一些實施例中，摻雜的外延層1820突出于隔離絕緣層1855的最上表面的部分的厚度T₂可在1nm至3nm的范圍。在一些實施例中，摻雜的外延層1820埋入于隔離絕緣層1855內(nèi)的部分的厚度T₃可在1nm至7nm的范圍。

在一些實施例中，為了得到圖18的結構配置，采用了圖2至圖11的操作步驟。在其他實施例中，為了得到圖18的結構配置，采用了圖14及圖15的操作步驟并接續(xù)圖4至圖11的操作步驟。在圖11的蝕刻操作步驟中，對隔離絕緣層(例如，圖11的1055)進行蝕刻操作步驟，使所得到的隔離絕緣層1855具有一部分摻雜的外延層1820突出于隔離絕緣層1855的一最上表面以及一部分摻雜的外延層1820埋入于隔離絕緣層1855內(nèi)。

突出于隔離絕緣層1855的鰭結構1850的部分成為一Fin FET裝置的溝道區(qū)1860，而埋入于隔離絕緣層1855內(nèi)的鰭結構1850的部分成為Fin FET裝置的阱區(qū)1865。Fin FET裝置的阱區(qū)1865包括摻雜層1815及摻雜的外延層1820。

在圖19中，一柵極結構形成于鰭結構1850及隔離絕緣層1855上，以形成一Fin FET裝置1900。柵極結構包括一界面層1965、一柵極介電層1970、一功函數(shù)調(diào)整層1975及一柵極電極1980。上述每一者設置于鰭結構1850及隔離絕緣層1855上。

圖20至圖28繪示出根據(jù)本公開一些實施例的制造具有鰭結構的半導體FET裝置的操作步驟順序。然而并非所繪示的所有部件都是必需的，且一或多個實施中可包括未繪示于附圖中的額外部件?？稍诓幻撾x本公開的精神和范圍內(nèi)，部件排置及類型當可作各種不同更動。可提供額外的部件、不同的部件及/或些許的部件。再者，可改變操作步驟順序。

在圖20中，一組阱區(qū)摻雜物注入于一基底2005內(nèi)，以形成一摻雜層2015于基底2005內(nèi)。也可注入共注入摻雜物于基底2005內(nèi)，使摻雜層2015包括共注入摻雜物。在一些實施例中，利用一或多個離子注入操作步驟，以將該組阱區(qū)摻雜物及共注入摻雜物注入于基底2005內(nèi)。盡管圖20繪示出用于n型阱或p型阱的離子注入，然而用于n型阱的離子注入操作步驟及用于p型阱的離子注入操作步驟可分開進行。舉例來說，該組阱區(qū)摻雜物可為硼、二氟化硼(BF₂)、氟、銦或其組合，以制造n型Fin FET的p型阱，且可為磷、砷、氟或其組合，以制造p型Fin FET的n型阱。在一些實施例中，舉例來說，共注入摻雜物可為碳、氮、氟或其組合。在一些實施例中，進行一額外的離子注入操作步驟以形成一APT注入物，進而防止擊穿效應。APT注入物通常用于塊材鰭部SCE控制。

共注入摻雜物可用于阻止阱區(qū)注入物及APT注入物與基底2005內(nèi)的缺陷(例如，間隙/空孔)之間的反應。舉例來說，由于阱區(qū)注入物可透過缺陷來擴散，因此基底2005內(nèi)過量的間隙在退火工藝期間可能會成為阱區(qū)注入物(例如，用于p型阱的硼、用于n型阱的磷)暫態(tài)增強擴散(transient enhanced diffusion,TED)的來源。共注入摻雜物可作為間隙原子吸收器來降低TED。

所采用的共注入摻雜物可取決于所采用的阱區(qū)注入物及APT注入物的種類。舉例來說，碳通常能更有效地抑制硼APT回擴散。因此，在一些實施例中，當硼用于APT注入時，共注入摻雜物包括碳。在另一范例中，氮通常比碳更有效地抑制銦APT回擴散。因此，在一些實施例中，若將銦用于APT注入時，氮成為比碳更佳的共注入摻雜物選擇。共注入摻雜物通常不同于阱區(qū)注入物及APT注入物。

在一些實施例中，共注入摻雜物與阱區(qū)/APT注入摻雜物同時進行注入(例如，在相同的摻雜操作步驟期間)。在一些實施例中，在注入阱區(qū)/APT注入摻雜物之后才進行共注入摻雜物的注入。

在圖21中，一外延層2125外延成長于基底2005的一表面上方。舉例來說，外延層2125可為硅。在一些實施例中，外延層2125為輕摻雜Si。舉例來說，外延層2125為一硅層，其摻雜的雜質總量約在約在1×10¹⁶cm^-3至1×10¹⁷cm^-3的范圍。在某些實施例中，外延層2125包括一未摻雜(本質)的Si層(摻雜物總量少于1×10¹⁶cm^-3)。在其他實施例中，外延層2125包括形成于摻雜層2015上方的一未摻雜的Si層及形成于未摻雜的Si層上的輕摻雜Si(摻雜總量約在約在1×10¹⁶cm^-3至1×10¹⁷cm^-3的范圍)。摻雜物可包括用于n溝道FET的磷及/或砷以及用于p溝道FET的硼。在某些實施例中，一具有n型摻雜物的輕摻雜Si形成于p型阱上方，而一具有p型摻雜物的輕摻雜Si形成于n型阱上方。

在一些實施例中，硅外延層2125形成于650℃至750℃的溫度范圍。外延層2125的外延成長溫度可能會造成摻雜物位于摻雜層2015內(nèi)并擴散至外延層2125內(nèi)而在外延層2125內(nèi)形成一摻雜層2130。外延層2125于后續(xù)用以形成一或多個鰭結構。在一些實施例中，外延層2125的高度h約在100nm至300nm的范圍，且在其他實施例中，約在50nm至100nm的范圍。

共注入摻雜物可用于促進摻雜物擴散控制。共注入摻雜物可用作一阻擋材料，其與該組阱區(qū)摻雜物混合，以限制該組阱區(qū)摻雜物于阱層(摻雜層)2015的摻雜物剖面分布，以降低摻雜物自阱層2015至外延層2125的回擴散。舉例來說，共注入摻雜物(例如，C、N、F)可抑制阱區(qū)/APT摻雜物于退火操作步驟期間擴散于外延層2125內(nèi)。摻雜物剖面分布的限制促進所得到的Fin FET裝置的溝道區(qū)與所得到的Fin FET裝置的阱區(qū)之間達成驟降的摻雜物剖面分布。共注入摻雜物通過作為間隙原子吸收器來阻止摻雜物擴散而能夠在所得到的Fin FET裝置的溝道區(qū)與阱區(qū)之間具有較佳的剖面分布驟降度。通過作為間隙原子吸收器，共注入摻雜物也可在形成鰭部的操作步驟期間降低溝道缺陷的形成。

擴散可能是在熱操作步驟(例如，退火操作步驟、外延成長操作步驟)期間發(fā)生，且可能造成摻雜物存在于所得到的Fin FET裝置的溝道區(qū)內(nèi)而造成裝置效能的下降。降低擴散可改善短溝道控制及載子遷移率且可降低所得到的Fin FET裝置內(nèi)隨機摻雜變異。再者，降低溝道缺陷形成，例如于外延層2125內(nèi)，能夠改善有效寬度(W_eff)及改善良率。

在一些實施例中，在進行外延層2125的成長操作步驟之后的后續(xù)操作步驟相似于先前圖7至圖13所述的操作步驟。在圖22中，相似于圖7的操作步驟，一掩模層2235形成于外延層2125上方。在圖23中，相似于圖8的操作步驟，將掩模層2235圖案化成掩模圖案2335。在圖24中，相似于圖9的操作步驟，利用掩模圖案2335作為蝕刻掩模，通過蝕刻外延層2125、外延層2125的摻雜層2130及基底2005的摻雜層2015，以形成鰭結構2450。在一些實施例中，至少一鰭結構2450于后續(xù)中用以形成n溝道晶體管，且至少一鰭結構2450于后續(xù)中用以形成p溝道晶體管。

在圖25中，相似于圖10的操作步驟，一隔離絕緣層2555形成于摻雜層2015的一表面上且圍繞鰭結構2450及掩模圖案2335。在圖26中，相似于圖11的操作步驟，去除掩模圖案2335及一部份的隔離絕緣層2555。在圖27中，相似于圖12的操作步驟，蝕刻隔離絕緣層2555。在圖28中，相似于圖13的操作步驟，一柵極結構形成于鰭結構2450及隔離絕緣層2555上，以形成Fin FET裝置2800。柵極結構包括一界面層2865、一柵極介電層2870、一功函數(shù)調(diào)整層2875及一柵極電極2880。上述每一者設置于鰭結構2450及隔離絕緣層2555上。在一些實施例中，一柵極結構形成于鰭結構上方。在其他實施例中，一柵極結構形成于用于一或多個n溝道晶體管的一或多個鰭結構上方，且一柵極結構形成于用于一或多個p溝道晶體管的一或多個鰭結構上方。

在一些實施例中，采用阻擋層(例如，外延層210及/或共注入摻雜物)可促進摻雜物擴散控制，相較于沒有阻擋層的情形能夠改善的接面驟降度(junction abruptness)為每10倍的摻雜濃度變化的摻雜剖面分布深度為10nm(其表示為10nm/dec)。另外，由于自鰭結構的阱區(qū)(例如，1265)的摻雜物擴散，因此可于鰭結構(例如，950)的溝道區(qū)(例如，1260)內(nèi)達成減少28％的摻雜物。再者，阻擋層能夠降低或排除鰭底部的摻雜損失，例如自溝道區(qū)至阱區(qū)的摻雜物擴散。

摻雜的外延層(例如，圖4的420、圖16的1620及圖18的1820)的位置相對于隔離絕緣層(例如，圖12的1055、圖16的1655及圖18的1855)的位置會影響短溝道控制及接面驟降度。在一些情形中，進行蝕刻操作步驟，使摻雜的外延層位于隔離絕緣層的一最上表面上方，此能夠改善短柵極長度(L_g)的SCE控制。在一些情形中，圖16中采用外延層1620，改善的接面驟降度為4nm/dec更勝于圖4中采用外延層420。

使用阻擋層，例如SiC外延層(例如，外延層210)或共注入，在相較于未使用上述阻擋層的基準情形下，能夠使溝道內(nèi)具有較低的回擴散并改善溝道驟降度。在一范例中，碳可使用于阻擋層內(nèi)，例如用于外延層或共注入中。當采用SiC外延層(例如，外延層210)作為阻擋層，且外延層成長于注入操作步驟之前(例如，圖3中)，舉例來說，平均溝道摻雜濃度大約為上述基準情形的一半；舉例來說，鰭底部的摻雜濃度大約為上述基準情形的三分之二；且舉例來說，溝道驟降度大約為上述基準情形的三分之二。當采用SiC外延層(例如，外延層1510)作為阻擋層，其中外延層成長于注入操作步驟之后(例如，圖14中)，以及當使用碳于共注入中，都具有相似的結果。

圖29繪示出鰭結構于不同深度的摻雜濃度。曲線2910表示沒有阻擋層的情形(其可稱作基準情形A，以供比較的目的)下鰭結構于不同深度之間的摻雜濃度關系。

在基準情形A中，摻雜濃度曲線2910大體上對稱于線2905(其對應于峰值(最大值)濃度)。自峰值濃度位置朝向溝道區(qū)，摻雜濃度遞減，例如從40nm/dec至50nm/dec。此處，「減少的X nm/dec」稱作一溝道驟降度且表示當位置移動X nm(朝向溝道區(qū)或圖29的左側)摻雜濃度變成1/10。

相較之下，當采用阻擋層，減少的摻雜濃度2920小于30nm/dec。在一些實施例中，減少的摻雜濃度2920小于20nm/dec。因此，當采用阻擋層時，摻雜濃度非對稱于對應于峰值濃度的線2905。

圖30繪示出當使用硼做為用于n型Fin FET的p行摻雜物時，鰭結構于不同深度之間的摻雜濃度關系。曲線3005表示沒有阻擋層時(其可稱作基準情形B，以供比較的目的)，鰭結構于不同深度之間的碳摻雜濃度關系。曲線3010表示當于進行注入操作步驟之前成長一SiC外延層(例如，外延層210)作為阻擋層的情形(例如，圖3)下，鰭結構于不同深度之間的碳摻雜濃度關系。曲線3015表示當以碳進行共注入而作為阻擋層的情形(例如，圖20)下，鰭結構于不同深度之間的碳摻雜濃度關系。曲線3020表示當于進行注入操作步驟之后成長一SiC外延層(例如，外延層1510)作為阻擋層的情形(例如，圖14)下，鰭結構于不同深度之間的碳摻雜濃度關系。

在基準情形B中，平均溝道摻雜濃度例如為4.6×10¹⁸cm^-3，鰭底部摻雜濃度例如為1.7×10¹⁹cm^-3，且溝道驟降度為42nm/dec。當采用SiC外延層(例如，外延層210)作為阻擋層，且于進行注入操作步驟之前成長SiC外延層時(例如，圖3)，平均溝道摻雜濃度例如為2.2×10¹⁸cm^-3，鰭底部摻雜濃度例如為1.1×10¹⁹cm^-3，且溝道驟降度為28nm/dec。當采用SiC外延層(例如，外延層1510)作為阻擋層，且于進行注入操作步驟之后成長SiC外延層時(例如，圖14)，平均溝道摻雜濃度例如為1.6×10¹⁸cm^-3，鰭底部摻雜濃度例如為1.2×10¹⁹cm^-3，且溝道驟降度為24nm/dec。當采用碳于共注入中，平均溝道摻雜濃度例如為2.2×10¹⁸cm^-3，鰭底部摻雜濃度例如為1.1×10¹⁹cm^-3，且溝道驟降度為28-30nm/dec。一般而言，采用阻擋層(例如，外延層或共注入)，能夠具有低的平均溝道摻雜濃度并改善溝道驟降度。除了Fin FET裝置特性(例如，平均溝道摻雜濃度及溝道驟降度)外，當決定阻擋層種類(例如，外延層成長操作步驟或共注入操作步驟)時，必須考慮到多個因素(例如，制造難易度及成本)。

一般而言，采用阻擋層(例如，外延層或共注入)，能夠具有低的平均溝道摻雜濃度、低的鰭底部摻雜濃度并改善溝道驟降度。除了Fin FET裝置特性(例如，平均溝道摻雜濃度、鰭底部摻雜濃度及溝道驟降度)外，當決定阻擋層種類(例如，外延層成長操作步驟或共注入操作步驟)時，必須考慮到多個因素(例如，制造難易度及成本)。

根據(jù)本公開的一型態(tài)，在一種半導體裝置的制造方法中，形成摻雜一第一摻雜物的一摻雜層于一基底內(nèi)。形成一半導體層于摻雜層上。通過至少圖案化半導體層及摻雜層，以形成一鰭結構，使鰭結構包括具有半導體層的一溝道區(qū)及具有摻雜層的一阱區(qū)。形成一隔離絕緣層，使鰭結構的溝道區(qū)突出于該隔離絕緣層，而鰭結構的阱區(qū)埋入于隔離絕緣層內(nèi)。形成一柵極結構于部分的鰭結構及隔離絕緣層上方。半導體層為一摻雜的硅層及一未摻雜的硅層的其中的至少一者。

根據(jù)本公開的另一型態(tài)，在一種半導體裝置的制造方法中，形成用于p型阱的一第一摻雜層于一基底內(nèi)，第一摻雜層包括一第一摻雜物。形成用于n型阱的一第二摻雜層于基底內(nèi)，第二摻雜層包括一第二摻雜物。形成一半導體層于基底的第一摻雜層及該第二摻雜層的上方。通過圖案化半導體層及第一摻雜層以形成一第一鰭結構，且通過圖案化半導體層及第二摻雜層以形成一第二鰭結構。形成一隔離絕緣層，使第一鰭結構及第二鰭結構的上部突出于隔離絕緣層，且第一鰭結構及第二鰭結構的下部埋入于隔離絕緣層內(nèi)。形成一柵極結構于第一鰭結構及第二鰭結構的其中至少一者上方。半導體層為一摻雜的硅層及一未摻雜的硅層的其中的至少一者。

根據(jù)本公開的又另一型態(tài)，一種半導體裝置，具有一鰭式場效晶體管，且包括︰一鰭結構，包括摻雜一第一摻雜物的一阱層及一溝道層；一隔離絕緣層，其中鰭結構的溝道層突出于隔離絕緣層，而阱層埋入于隔離絕緣層內(nèi)；以及一柵極結構，設置于至少一部分的溝道層及隔離絕緣層上方。在鰭結構內(nèi)，第一摻雜物沿一深度方向的濃度非對稱于對應第一摻雜物的峰值濃度的位置。

以上概略說明了本發(fā)明數(shù)個實施例的特征，使本領域技術人員對于本公開的型態(tài)可更為容易理解。任何本領域技術人員應了解到可輕易利用本公開作為其它工藝或結構的變更或設計基礎，以進行相同于此處所述實施例的目的及/或獲得相同的優(yōu)點。任何本領域技術人員也可理解與上述等同的結構并未脫離本公開的精神和保護范圍內(nèi)，且可在不脫離本公開的精神和范圍內(nèi)，當可作更動、替代與潤飾。