制造過程中的狀態(tài)的截面圖。
[0122]圖32是表示現(xiàn)有的FS-1GBT在制造過程中的狀態(tài)的截面圖。
[0123]圖33是表示實施方式10的半導體裝置的結構的立體圖。
[0124]圖34是表示比較例的半導體裝置的結構的立體圖。
[0125]圖35是表示實施例4的半導體裝置的P+型區(qū)深度與n+型區(qū)深度之差與閂鎖電流之間的關系的特性圖。
[0126]圖36是表示實施例5的半導體裝置的P+型區(qū)深度與n+型區(qū)深度之差與閾值電壓之間的關系的特性圖。
[0127]圖37是表示實施例6的半導體裝置的溝槽間隔與閾值電壓Vth之間的關系的特性圖。
[0128]符號說明
[0129]l:p+型集電層
[0130]2: η—型漂移層
[0131]3:p型基區(qū)
[0132]4、14:n+型發(fā)射區(qū)
[0133]5:溝槽
[0134]6:柵極絕緣膜
[0135]7:柵極
[0136]8、18、28:接觸部
[0137]9:集電極
[0138]10:n+型緩沖層
[0139]13、23:p+型接觸區(qū)
[0140]Ccc:柵極-集電極間電容
[0141]CCE:柵極-發(fā)射極間電容
【具體實施方式】
[0142]以下，參照附圖詳細說明本發(fā)明的半導體裝置及半導體裝置的制造方法的優(yōu)選的實施方式。在本說明書和附圖中，在前綴有η或P的層和區(qū)域中，分別表示電子或空穴為多數(shù)載流子。另外，標記于η或P的+和-分別表示雜質濃度比未標記+和-的層或區(qū)域的雜質濃度高和低。應予說明，在以下的實施方式的說明和附圖中，對同樣的結構標記相同的符號，并省略重復的說明。
[0143](實施方式I)
[0144]對實施方式I的半導體裝置的結構進行說明。圖1是表示實施方式I的半導體裝置的結構的立體圖。在圖1中示出了實施方式I的半導體裝置的活性區(qū)的結構，但也可以配置包圍活性區(qū)的周圍的耐壓結構部(省略圖示)?；钚詤^(qū)是導通狀態(tài)時流通電流的區(qū)域。耐壓結構部是緩和η—型漂移層(第一半導體層)2的基板正面?zhèn)鹊碾妶霾⒈３帜蛪旱膮^(qū)域，例如具有組合了保護環(huán)、場板和降低表面電場器件(Resurf)等的耐壓結構。
[0145]如圖1所示，在實施方式I的半導體裝置中，在成為η—型漂移層2的η—型半導體基板(半導體芯片)的正面的表面層設有P型基區(qū)(第一半導體區(qū))3。在P型基區(qū)3的內(nèi)部，在基板正面?zhèn)鹊谋砻鎸舆x擇性地設有η+型發(fā)射區(qū)(第二半導體區(qū))4。從基板正面起在深度方向設有貫穿η+型發(fā)射區(qū)4和P型基區(qū)3而到達η—型漂移層2的溝槽5。多個溝槽5具有沿著與基板正面平行的方向(在圖1中為紙面的進深方向，以下稱為溝槽5的長度方向(第一方向:縱向))延伸的條狀的平面布局。在溝槽5的內(nèi)部，沿著溝槽5的內(nèi)壁設有柵極絕緣膜6，在柵極絕緣膜6的內(nèi)側設有柵極(第一電極)7。
[0146]在基板正面?zhèn)鹊谋砻鎸拥谋粶喜?分離的臺面區(qū)(溝槽5間的臺面區(qū))，以在基板正面整個面露出的方式設有P型基區(qū)3。即，P型基區(qū)3在溝槽5間的臺面區(qū)中，具有沿著溝槽5的長度方向延伸的直線狀的平面布局。另外，在溝槽5間的臺面區(qū)，設置在P型基區(qū)3的內(nèi)部的η+型發(fā)射區(qū)4在溝槽5的長度方向以預定間隔xl分散地配置。即，在溝槽5間的臺面區(qū)，在溝槽5的長度方向上使以下兩個部分交替重復配置，S卩，設置與溝槽5接觸的η+型發(fā)射區(qū)4而成為發(fā)射極結構(單元)的部分以及在溝槽5間未設有η+型發(fā)射區(qū)4的部分。在同一臺面區(qū)內(nèi)，與設置在相鄰的溝槽5的側壁的各柵極絕緣膜6分別接觸的η+型發(fā)射區(qū)4彼此在溝槽5并排的方向，即在與溝槽5的長度方向正交的方向(在圖1中為紙面橫向，以下稱為溝槽5的寬度方向(第二方向:橫向))隔開預定間隔x2而對置。
[0147]隔著溝槽5而設置在相鄰的臺面區(qū)的n+型發(fā)射區(qū)4彼此以在溝槽5的寬度方向不對置的方式配置。即，在隔著溝槽5而相鄰的臺面區(qū)，在溝槽5的寬度方向上，P型基區(qū)3的設有η+型發(fā)射區(qū)4的部分與未設有η+型發(fā)射區(qū)4的部分交替出現(xiàn)。優(yōu)選溝槽5間的臺面區(qū)的在溝槽5的寬度方向的寬度(以下，簡稱為寬度)被設計為盡可能窄。其理由是因為η+型發(fā)射區(qū)4在臺面區(qū)中所占的比率變大，在后述的本發(fā)明的效果的基礎上能夠進一步提高溝道密度，能夠降低導通電壓。柵極7、η+型發(fā)射區(qū)4和P型基區(qū)3的表面上被層間絕緣膜(絕緣層:未圖示)覆至
ΠΠ ο
[0148]在層間絕緣膜，在溝槽5的長度方向以預定間隔選擇性地設有接觸孔，發(fā)射極(第二電極:未圖示)經(jīng)由層間絕緣膜的接觸孔而與η+型發(fā)射區(qū)4和P型基區(qū)3連接。即，η+型發(fā)射區(qū)4和P型基區(qū)3與發(fā)射極的接觸部(電接觸部)8選擇性地設置在溝槽5的長度方向，P型基區(qū)3的在溝槽5的長度方向被設置在相鄰的η+型發(fā)射區(qū)4之間的部分被層間絕緣膜覆蓋。在圖1的立體圖的上表面，陰影部分是η+型發(fā)射區(qū)4和P型基區(qū)3與發(fā)射極的接觸部8，沒有陰影的部分是被層間絕緣膜覆蓋的部分。如上所述，在臺面區(qū)內(nèi)，在溝槽5的長度方向上連續(xù)配置P型基區(qū)3，由此臺面區(qū)的基板正面?zhèn)鹊恼麄€表面層成為發(fā)射極電位。
[0149]在η—型半導體基板的背面的表面層設有P+型集電層(第三半導體層)1。在基板背面設有成為與P+型集電層I歐姆接合的集電極(第三電極)9。另外，在η—型半導體基板的背面的表面層，在與P+型集電層I相比距離基板背面更深的位置設有η+型緩沖層(第二半導體層)10。即，η+型緩沖層10配置在P+型集電層I與η—型漂移層2之間，并與P+型集電層I和η—型漂移層2接觸。對于η+型緩沖層10的雜質濃度而言，η—型漂移層2側的雜質濃度比P+型集電層I側的雜質濃度低，成為從η—型漂移層2側向P+型集電層I側增加的雜質濃度分布。
[0150]η+型緩沖層10的厚度t3與η—型漂移層2的厚度(η—型漂移層2的被設置在P型基區(qū)3與η+型緩沖層10之間的部分的厚度)t2大致相同，或者比η—型漂移層2的厚度t2厚。具體而言，額定電壓例如為600V以下，P型基區(qū)3的厚度丨1、11—型漂移層2的厚度丨2、11+型緩沖層10的厚度t3和P+型集電層I的厚度t4的總計(即半導體基板的厚度(硅厚度)D)為60μπι以下。n+型緩沖層10的厚度t3基于額定電壓而被設定在例如15μηι?30μηι程度的范圍內(nèi)。通過設置滿足了上述條件的η+型緩沖層10，從而在穩(wěn)態(tài)切換時，從P型基區(qū)3與η—型漂移層2之間的ρη結延伸的耗盡層成為穿通η+型緩沖層10的構成。
[0151]接下來，對實施方式I的半導體裝置的各部分的尺寸和雜質濃度進行說明。在例如額定電壓為600V的情況下，耐壓為700V左右，各部分的尺寸和雜質濃度為如下的值。圖2是表示額定電壓600V的半導體裝置在深度方向的雜質濃度分布的特性圖。在圖2中示出從圖1所示的半導體裝置的發(fā)射極與η+型發(fā)射區(qū)4的界面(深度= 0μπι)起在深度方向上包括η+型發(fā)射區(qū)4、ρ型基區(qū)3、η—型漂移層2、η+型緩沖層10和P+型集電層I的區(qū)域的雜質濃度分布(在圖3、圖10、圖16、圖18、圖20、圖22中也是同樣)。半導體基板的厚度D為ΘΟμπι。？型基區(qū)3的厚度tl為2.δμπ^ρ+型集電層I的雜質濃度為3.0 X 11Vcm3以上且3.6 X 11Vcm3以下，其厚度t4為1.Ομπι。從發(fā)射極與n+型發(fā)射區(qū)4的界面到η—型漂移層2與n+型緩沖層10的界面為止的深度為30μπι。即，η—型漂移層2的厚度t2為27.2μπι，η+型緩沖層10的厚度t3為29μπι。!!—型漂移層2的電阻率為23 Ω cm以上且26 Ω cm以下。η+型緩沖層10的峰濃度(集電極側的雜質濃度)為1.1X 11Vcm3。此時，假定元件耐壓為例如700V左右，在穩(wěn)態(tài)切換時施加300V(額定電壓的一半)的電壓的情況下，耗盡層從發(fā)射極與n+型發(fā)射區(qū)4的界面擴展到36μπι左右的深度。即，耗盡層從η—型漂移層2與η+型緩沖層10的界面進入η+型緩沖層10的進入量為6μπι左右。額定電壓600V的IGBT例如用于空調的變頻控制。
[0152]另外，在例如額定電壓為350V的情況下，耐壓為370V左右，各部分的尺寸和雜質濃度為如下的值。圖3是表示額定電壓350V的半導體裝置在深度方向的雜質濃度分布的特性圖。半導體基板的厚度D為37μm。p型基區(qū)3的厚度tl為2.8μm。p+型集電層l的雜質濃度為4.2X 11Vcm3以上且6.0 X 11Vcm3以下，其厚度t4為1.Ομπι。從發(fā)射極與η+型發(fā)射區(qū)4的界面到η—型漂移層2與η+型緩沖層10的界面為止的深度為19μπι。即，η—型漂移層2的厚度t2為16.2μm，n+型緩沖層10的厚度t3為17μπι。!!—型漂移層2的電阻率為17 Ω cm+型緩沖層10的峰濃度為1.4 X 11Vcm3。此時，假定元件耐壓例如為370V左右，在穩(wěn)態(tài)切換時施加150V(額定電壓的一半)的電壓的情況下，耗盡層從發(fā)射極與n+型發(fā)射區(qū)4的界面擴展到28μπι左右的深度。即，耗盡層從η—型漂移層2與η+型緩沖層10的界面進入η+型緩沖層10的進入量為9μπι左右。額定電壓300V以上且400V以下程度的IGBT例如用于HEV(Hybrid Electric Vehicle:混合動力電動汽車)的發(fā)動機部分(BAS:Belted Alternator Starter，帶交流發(fā)電機起動機)。
[0153]這樣，在本發(fā)明中，使n+型緩沖層10的厚度t3與η—型漂移層2的厚度t2大致相同，或者比η—型漂移層2的厚度t2厚，而使額定電壓為600V以下(將半導體基板的厚度D設為60μπι以下)，在溝槽5間的臺面部的基板正面?zhèn)鹊恼麄€表面層配置發(fā)射極電位的P型基區(qū)3，由此因空穴從P型基區(qū)3向發(fā)射極引出所引起的導通電壓的增加少。另一方面，像以往(例如相當于上述專利文獻5的技術的現(xiàn)有結構(圖24))那樣，在溝槽105間的臺面區(qū)內(nèi)，在溝槽105的長度方向以預定間隔配置多個P型基區(qū)103而維持IE效應的結構中，半導體基板的厚度D薄到60μπι以下的情況下，η—型漂移層102的電阻變低，因此在η—型漂移層102的被設置在P型基區(qū)103之間的部分(浮置η—區(qū))難以累積空穴，IE效應變小。因此，在額定電壓為600V以下的情況下，不是像以往那樣維持IE效應的結構，而是像本發(fā)明那樣通過在溝槽5間的臺面區(qū)的基板正面?zhèn)鹊恼麄€表面層配置發(fā)射極電位的P型基區(qū)3，從而提高溝道密度，增加電子向η—型漂移層2的注入量的結構即可。
[0154]另外，在像本發(fā)明那樣，在溝槽5間的臺面區(qū)的基板正面?zhèn)鹊恼麄€表面層配置了發(fā)射極電位的P型基區(qū)3的構成中，例如在額定電壓為1200V以上的情況下，由于會從P型基區(qū)3向發(fā)射極引出空穴，所以IE效應變小，導通電壓變高。因此，為了實現(xiàn)低導通電壓，優(yōu)選將額定電壓設為600V以下的程度。另外，由于將溝槽5間的臺面區(qū)的基板正面?zhèn)鹊恼麄€表面層設為發(fā)射極電位的P型基區(qū)3，所以設置在溝槽5的側壁的柵極絕緣膜6的大部分成為柵極-發(fā)射極間電容Cce。由于柵極絕緣膜6與η—型漂移層2的接觸面積變小，所以與將臺面區(qū)內(nèi)的P型基區(qū)分割為多個從而將單位單元的臺面區(qū)內(nèi)的有限的區(qū)域作為發(fā)射極結構的現(xiàn)有結構(圖24)相比，柵極-集電極間電容Ccc變小，能夠減少開關損耗。另外，由于將溝槽5間的臺面區(qū)的基板正面?zhèn)鹊恼麄€表面層設為發(fā)射極電位的P型基區(qū)3，所以在用于形成P型基區(qū)3的離子注入時不需要掩模。因此，能夠減少在制造工序中使用的掩模的片數(shù)。
[0155]接下來，對實施方式I的半導體裝置的制造方法進行說明。首先，作為起始晶片，例如準備成為η—型漂移層2的η—型的半導體晶片。接著，從半導體晶片的正面形成預定深度的多個溝槽5。溝槽5的深度是不到達在后述的工序中形成在基板背面?zhèn)鹊摩?型緩沖層10的深度。接下來，在溝槽5的內(nèi)部，沿著溝槽5的側壁形成柵極絕緣膜6。接著，在溝槽5的內(nèi)部的柵極絕緣膜6的內(nèi)側形成柵極7。接下來，例如通過從基板正面?zhèn)冗M行p型雜質的離子注入，從而在溝槽5間的臺面區(qū)的基板正面?zhèn)鹊恼麄€表面層以比溝槽5的深度淺的深度形成P型基區(qū)3。
[0156]接下來，通過使用與n+型發(fā)射區(qū)4的形成區(qū)域對應的部分呈開口的掩模，從基板正面?zhèn)冗M行η型雜質的離子注入，從而在P型基區(qū)3的內(nèi)部選擇性地形成n+型發(fā)射區(qū)4。接著，利用通常的方法在半導體晶片的正面形成層間絕緣膜、發(fā)射極等其余的正面元件結構。此時，在層間絕緣膜，在溝槽5的長度方向以預定間隔選擇性地形成接觸孔。接下來，從半導體晶片的背面例如以I X 114/cm2左右進行砸(Se)的離子注入，之后在900°C左右的溫度下進行2小時左右的熱處理(退火)，由此在半導體晶片的背面的表面層形成預定厚度的n+型緩沖層10。由此，殘留在n+型緩沖層10與P型基區(qū)3之間的η—型層成為η—型漂移層2。
[0157]代替砸的離子注入，可以通過以不同的劑量多次注射(多級注射)質子(H+)來形成η+型緩沖層10。通過砸的離子注入、質子的多級注射來形成η+型緩沖層10，從而成為η+型緩沖層10的雜質濃度從η—型漂移層2側向P+型集電層I側增加的雜質濃度分布。另外，例如在通過磷(P)的離子注入而形成η+型緩沖層10的情況下，由于對于硅的擴散系數(shù)小，所以難以得到深的擴散區(qū)，但通過擴散系數(shù)大的砸的離子注入來形成η+型緩沖層10，能夠得到深的擴散區(qū)。
[0158]接下來，通過從晶片背面以例如1.0 X 11Vcm2以上且4.0X 11Vcm2以下的劑量進行P型雜質的離子注入，從而在半導體晶片的背面的表面層(即η+型緩沖層10的表面層)以比η+型緩沖層10薄的厚度形成P+型集電層I。在P+型集電層I的劑量小于1.0 X 11Vcm2的情況下，無法形成與集電極9的歐姆接合，因此不優(yōu)選。其后，通過利用通常的方法在半導體晶片的背面形成集電極9等，從而完成圖1所示的半導體裝置。在上述的半導體裝置的制造方法中，在起始晶片的厚度比產(chǎn)品厚度厚的情況下，例如可以在形成η+型緩沖層10之前，從背面?zhèn)饶ハ靼雽w晶片，磨削到用作半導體裝置的產(chǎn)品厚度的位置為止即可。
[0159]如上所說明，根據(jù)實施方式I，采用在溝槽間的臺面區(qū)的基板正面?zhèn)鹊恼麄€表面層配置發(fā)射極電位的P型基區(qū)，提高發(fā)射極側的溝道密度，從而成為增加了電子向η—型漂移層的注入量的結構，且使η+型緩沖層的厚度與η—型漂移層的厚度大致相同，或者比η—型漂移層的厚度厚，由此能夠在額定電壓600V以下降低導通電壓。另外，根據(jù)實施方式1，通過在溝槽間的臺面區(qū)的基板正面?zhèn)鹊恼麄€表面層配置發(fā)射極電位的P型基區(qū)，從而使柵極絕緣膜與η—型漂移層的接觸面積變小，因此能夠柵極-集電極間電容變小，降低開關損耗。另外，根據(jù)實施方式I，由于在溝槽間的臺面區(qū)的基板正面?zhèn)鹊恼麄€表面層設置P型基區(qū)，所以在用于形成P型基區(qū)的離子注入時不需要掩模。因此，能夠降低制造工序中使用的掩模片數(shù)。另外，根據(jù)實施方式I，由于額定電壓為600V以下，是低耐壓，所以相對于耐壓的大小，導通電壓不變高。因此，能夠維持耐壓，并且能夠實現(xiàn)低導通電壓。
[0160](實施方式2)
[0161]接下來，對實施方式2的半導體裝置的結構進行說明。圖4是表示實施方式2的半導體裝置的結構的立體圖。實施方式2的半導體裝置與實施方式I的半導體裝置的不同之處在于在P型基區(qū)3的內(nèi)部設置沿著溝槽5的長度方向延伸的呈條狀的P+型接觸區(qū)(第三半導體區(qū))13，且將與發(fā)射極的接觸部18設置成沿著溝槽5的長度方向延伸的條狀。在圖4的立體圖上表面，陰影部分是η+型發(fā)射區(qū)4、ρ+型接觸區(qū)13和P型基區(qū)3與發(fā)射極的接觸部18，沒有陰影的部分是被層間絕緣膜覆蓋的部分(在圖5中也是同樣)。另外，在臺面區(qū)內(nèi)沿著溝槽5的長度方向延伸的2條虛線的內(nèi)側的部分為P+型接觸區(qū)13 (在圖5中也是同樣)。
[0162]具體而言，如圖4所示，在P型基區(qū)3的內(nèi)部，在同一臺面區(qū)內(nèi)，在溝槽5的寬度方向，在相鄰的n+型發(fā)射區(qū)4間設有P+型接觸區(qū)13。?+型接觸區(qū)13被設置成在基板正面?zhèn)鹊谋砻鎸友刂鴾喜?的長度方向延伸的條狀。即，P+型接觸區(qū)13被設置在P型基區(qū)3的成為發(fā)射極結構(單元)的部分，并且也被設置在P型基區(qū)3的未設有n+型發(fā)射區(qū)4的部分(在發(fā)射極結構之間的部分)。
[0163]另外，P+型接觸區(qū)13在P型基區(qū)3的未設有n+型發(fā)射區(qū)4的部分中可以與溝槽5側壁的柵極絕緣膜6接觸。此時，通過可實現(xiàn)不使閾值電壓Vth上升和維持n+型發(fā)射區(qū)4的雜質濃度的設計條件或制造工序而形成P+型接觸區(qū)13。在層間絕緣膜設有沿著溝槽5的長度方向延伸的呈條狀的接觸孔。發(fā)射極(未圖示)經(jīng)由層間絕緣膜的接觸孔而與n+型發(fā)射區(qū)4、p+型接觸區(qū)13和P型基區(qū)3連接。
[0164]對于實施方式2的半導體裝置的制造方法，例如可以在實施方式I的半導體裝置的制造方法中