輸出的第一脈沖信號PSl為低電平，為有效的驅(qū)動信號。N3節(jié)點(diǎn)的電位即為第一輸入端INl此時的輸出電位，為低電位，第十二晶體管M12打開，第五輸入端IN5接入的第一電平信號VGl傳輸至第四節(jié)點(diǎn)N4，第四節(jié)點(diǎn)N4的點(diǎn)位保持第一電平信號VGl的電位，為高電平信號。第四節(jié)點(diǎn)N4的電位控制第七晶體管M7關(guān)閉。
[0080]在第三時間段T3，第一時鐘信號CK為低，第二時鐘信號CKB為高，第三脈沖信號PS3為高電平信號，在之后的時間段第三脈沖信號PS3保持高電平直至下一次循環(huán)輸入低電平信號。在第三時間段IN3，第十晶體管MlO和第^^一晶體管Mll打開，第四節(jié)點(diǎn)N4置低，第七晶體管M7打開，第一輸入端INl輸出第一電平信號VG1，為高電平信號。第八晶體管M8柵極電位為高，第八晶體管M8關(guān)閉。第三輸入模塊40信號完成復(fù)位。
[0081]在之后的時間段，每次第一時鐘信號CK變低，完成對第四節(jié)點(diǎn)N4電位置低和第八晶體管M8柵極電位抬高，保證第一輸入端INl輸出高電平信號。
[0082]同樣地，在各個時間段之間，還包括各個過渡時間段，在各個過渡時間段，第一時鐘信號CK和第二時鐘信號CKB相位相同。
[0083]本實(shí)施例提供的移位寄存器，穩(wěn)定性好、傳輸性能優(yōu)異、工作穩(wěn)定、性能良好，解決了現(xiàn)有技術(shù)中移位寄存器穩(wěn)定性差、工作不穩(wěn)定的情況。
[0084]另外，在本發(fā)明的其他一些實(shí)施例中，各模塊包含的晶體管還可以為N型溝道薄膜晶體管，此時第一電平信號比第二電平信號低。并且第一脈沖信號、第三脈沖信號的有效驅(qū)動電位和無效驅(qū)動電位與本實(shí)施例中相反，第二脈沖信號及第四脈沖信號的有效移位信號和無效移位信號的相位與本實(shí)施例中也相反。其工作原理與本實(shí)施例相同，在此不再贅述。
[0085]請參考圖6，圖6為本發(fā)明提供的另一種移位寄存器的示意圖，本實(shí)施例提供的移位寄存器的技術(shù)方案適用于提高電路穩(wěn)定性的情況。如圖所示，本實(shí)施例提供的移位寄存器包括:第一輸入模塊10、第二輸入模塊20、第三輸入模塊40和輸出模塊30 ;第一輸入端IN1、第二輸入端IN2、第三輸入端IN3、第四輸入端IN4、第五輸入端IN5、第六輸入端IN6、第七輸入端IN7、第八輸入端IN8、第九輸入端IN9和第一輸出端OUTl。其中第一輸入端INl既作為第三輸入模塊40的信號輸出端同時也作為第一輸入模塊10的信號輸入端，由第三輸入模塊40向第一輸入模塊10輸入第一脈沖信號PSl，第二輸入端IN2接入第二脈沖信號PS2，第三輸入端IN3接入第一時鐘信號CK，第四輸入端IN4接入第二時鐘信號CKB，第五輸入端接入第一電平信號VGl，第六輸入端IN6接入第二電平信號VG2，第七輸入端IN7介入第三脈沖信號PS3，第八輸入端IN8接入第三時鐘信號CK2，第九輸入端IN9接入第四時鐘信號CK2B。其中第一時鐘信號CK和第二時鐘信號CKB具有第一相位變化周期tl，第三時鐘信號CK2和第四時鐘信號CK2B具有第二相位變化周期t2，其中tl = 2*t2。
[0086]在上述方案的基礎(chǔ)上，第二輸入模塊20、第三輸入模塊40和輸出模塊30均可通過多種電路方式實(shí)現(xiàn)，本實(shí)施例中，采用與圖5a中相同的電路結(jié)構(gòu)，僅將第三輸入模塊40連接的第一時鐘信號CK和第二時鐘信號CKB更換為第三時鐘信號CK2和第四時鐘信號CK2B，具體結(jié)構(gòu)請參考相關(guān)描述，在此不再贅述。
[0087]請參考圖7，為圖6提供的移位寄存器對應(yīng)的驅(qū)動時序示意圖。將時間分為時間段sl、s2、s3……，在個時間段中分別設(shè)置有過渡時間段Si’、s2’、S3’……。
[0088]對于第三輸入模塊40，連接其的第三時鐘信號CK2和第四時鐘信號CK2B的時序變化與圖5b中的第一時鐘信號CK和第二時鐘信號CKB相同，所以對于第三輸入模塊40來說，其輸入輸出與圖5a和圖5b中提供的實(shí)施例相同，可以參考相關(guān)描述，在此不再贅述。
[0089]對于第一輸入模塊10、第二輸入模塊20和輸出模塊30來說，相對于圖3a和圖3b提供的實(shí)施例，第一時鐘信號CK和第二時鐘信號CKB的相位變化時間變?yōu)閮杀?，并且第二輸入端IN2接入的第二脈沖信號PS2的有效移位時間也變?yōu)閮杀丁Ｒ虼耍瑢τ诘谝惠斎肽K10、第二輸入模塊20和輸出模塊30來說，其驅(qū)動原理與圖3a和圖3b提供的移位寄存器相同。
[0090]時間段sl構(gòu)成第一時間段Tl ;與所述第二輸入模塊20連接的第二輸入端IN2輸入第二脈沖信號PS2為高，與所述第二輸入模塊20連接的第三輸入端IN3輸入的第一時鐘信號CK控制所述第二輸入模塊將所述第二脈沖信號傳PS2輸至所述第一節(jié)點(diǎn)NI ;第一輸入模塊INl輸入的第一脈沖信號PSl為高電平信號，第一輸入模塊10的第一晶體管Ml和第二晶體管M2關(guān)閉，第二節(jié)點(diǎn)N2保持復(fù)位后的高電位。第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2的電位使得輸出模塊30與第一電平信號VGl和第二電平信號VG2均不導(dǎo)通，第一輸出端OUTl輸出復(fù)位后的無效移位信號，及低電平信號。
[0091]時間段s2、s2’和s3組成第二時間段T2:在第二時間段T2的前段s2，第一輸入端INl輸入第一脈沖信號PS1，此時第一脈沖信號為低電平信號，為有效的驅(qū)動信號，控制所述第一晶體管Ml和所述第二晶體管M2打開，所述第一晶體管將所述第五輸入端接入的第一電平信號VGl傳輸至所述第一節(jié)點(diǎn)NI，由于第一電平信號為高電平信號，第一節(jié)點(diǎn)NI保持高電位。第二晶體管M2將所述第四輸入端IN4接入的第二時鐘信號傳輸至所述第二節(jié)點(diǎn)N2，由于此時第二時鐘信號CKB為低，第二節(jié)點(diǎn)N2為低電位。所述第二節(jié)點(diǎn)上N2的第二時鐘信號CKB控制所述輸出模塊30與所示第一電平信號VGl導(dǎo)通，第一輸出端OUl輸出第四脈沖信號PS4，第四脈沖信號PS4此時為高電平信號，為有效的移位信號。在第二時間段T2的后段s2’及s3，第一脈沖信號PSl變?yōu)楦唠娖?，其他?jié)點(diǎn)及輸入無變化。第一晶體管Ml和第二晶體管M2關(guān)閉，第一節(jié)點(diǎn)NI和第二節(jié)點(diǎn)N2保持前段s2的狀態(tài)，輸出模塊30的導(dǎo)通狀態(tài)不變，第一輸出端OUTl輸出的第四脈沖信號PS4此時仍舊為高電平的有效移位信號。
[0092]時間段s4，s4’和s5組成第三時間段T3:在第三時間段T3，第一時鐘信號CK為低，第二時鐘信號CKB為高，第一脈沖信號PSl為高電平信號，第二脈沖信號PS2為低電平信號。所述第一時鐘信號CK控制所述第二輸入模塊20將所述第二脈沖信號PS2傳輸至所述第一節(jié)點(diǎn)NI ;所述第一節(jié)點(diǎn)NI上的第二脈沖信號PS2控制所述輸出模塊30與第二電平信號VG2導(dǎo)通，輸出模塊30輸出第四脈沖信號PS4，第四脈沖信號PS4在此時間段為低電平信號，為無效的移位信號。
[0093]本實(shí)施例中，還包括的第一過渡時間段Tl’和第二過渡時間段T2’。其中第一過渡時間段Tl’即為過渡時間段Si’，該第一過渡時間段Tl’處于第一時間段Tl與第二時間段T2之間。第二過渡時間段T2’為過渡時間段S3’，該第二過渡時間段T2’處于第二時間段T2與第三時間段T3之間。所述第一時鐘信號CK和所述第二時鐘信號CKB在所述第一過渡時間段Tl’和所述第二過渡時間段T2’的相位相同。
[0094]本實(shí)施例提供的移位寄存器，可以同時為有機(jī)發(fā)光顯示面板提供柵極驅(qū)動信號和發(fā)光信號。其中第一輸入端INl上傳輸?shù)牡谝幻}沖信號PSl既作為第一輸入模塊10的驅(qū)動信號，還可以用來驅(qū)動連接本級移位寄存器的有機(jī)發(fā)光元件的柵極，即第一脈沖信號作為柵極驅(qū)動信號。同時第四脈沖信號作為有機(jī)發(fā)光源極的發(fā)光驅(qū)動信號。即本實(shí)施例提供的移位寄存器可以同時滿足柵極驅(qū)動和發(fā)光驅(qū)動的左右，不同單獨(dú)提供柵極驅(qū)動電路和發(fā)光驅(qū)動電路，簡化了現(xiàn)有技術(shù)中采用兩種電路的工藝，有利于節(jié)省元器件。本實(shí)施例提供的移位寄存器，穩(wěn)定性好、傳輸性能優(yōu)異、工作穩(wěn)定、性能良好，解決了現(xiàn)有技術(shù)中移位寄存器穩(wěn)定性差、工作不穩(wěn)定的情況。
[0095]另外，在本發(fā)明的其他一些實(shí)施例中，各模塊包含的晶體管還可以為N型溝道薄膜晶體管，此時第一電平信號比第二電平信號低。并且第一脈沖信號、第三脈沖信號的有效驅(qū)動電位和無效驅(qū)動電位與本實(shí)施例中相反，第二脈沖信號及第四脈沖信號的有效移位信號和無效移位信號的相位與本實(shí)施例中也相反。其工作原理與本實(shí)施例相同，在此不再贅述。
[0096]以上內(nèi)容是結(jié)合具體的優(yōu)選實(shí)施方式對本發(fā)明所作的進(jìn)一步詳細(xì)說明，不能認(rèn)定本發(fā)明的具體實(shí)施只局限于這些說明。對于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干簡單推演或替換，都應(yīng)當(dāng)視為屬于本發(fā)明的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種移位寄存器，包括: 第一輸入模塊、第二輸入模塊和輸出模塊； 第一輸入端、第二輸入端、第三輸入端、第四輸入端、第五輸入端、第六輸入端和第一輸出端；所述第一輸入端接入第一脈沖信號，所述第二輸入端接入第二脈沖信號，所述第三輸入端接入第一時鐘信號，所述第四輸入端接入第二時鐘信號，所述第五輸入端接入第一電平信號，所述第六輸入端接入第二電平信號； 所述第一輸入模塊包括第一晶體管和第二晶體管；所述第一晶體管的柵極連接所述第一輸入端，所述第一晶體管的源極連接所述第五輸入端，所述第一晶體管的漏極連接第一節(jié)點(diǎn)；所述第二晶體管的柵極連接所述第一輸入端，所述第二晶體管的源極連接所述第四輸入端，所述第二晶體管的漏極連接第二節(jié)點(diǎn)； 所述第二輸入模塊連接所述第二輸入端、第三輸入端和第四輸入端；所述第二輸入模塊與所述第一輸入模塊在所述第一節(jié)點(diǎn)電連接； 所述輸出模塊連接所述第五輸入端、第六輸入端和第一輸出端；所述輸出模塊與所述第一輸入模塊在